if 条件语句什么时候会生成锁存器

siWuXie 发表于 2020-4-5 19:08:42

在时序电路中，如果只用一个if无分支语句，是否会生成锁存器？
module()
always@ (posedge clk or negedge rst_n)
   if(!rst_n)
      ......
   else
      if(cnt == 5'd6)
            skip_en <= 1'b1;
endmodule
在这个always块里if的嵌套里只用了一个if没有else会不会出现隐患？
如果使用
if
else if
elseif
最后也没有else结束，是否会出现错误？

sun327130352 发表于 2020-4-8 09:37:56