【Vivado常见问题】Artix-7 系列FPGA不同IO Bank电平设置要求 - ...
1、LVDS采用的是小摆幅电压传输信号的原理，本工程采用的7位串并转换，5对差分信号传输。LVDS差分对使用的电压均是2.5V2、本工程采用通用IO口GPIO0加跳线帽进行环通对应，由于引出脚有时钟信号，要在GPIO0中挑选4个bank位置接近、且具有时钟属性的管脚作为输入差分信号时钟对和输出差分信号时钟对。我们通过GPIO的引出管脚信号表和VIVADO的package图，筛选出B17、B18、C18、C19作为差分时钟信号对。其余引脚使用普通IO即可。
3、本工程碰巧LVDS信号和常用的复位管脚F15、B21在同一bank内，如果不修改管脚的电平信号，会导致管脚在同一bank内出现不同电压需求，FPGA无法满足要求，将会进行报错。
4、GPIO0的电平受到电源管理跳线帽的控制，我们在其他实验都是将P6跳线在3.3V，而本工程需将电平跳线在2.5V。否则，无法在rxd中读出txd的数值，即通信没有成功。
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