商震 发表于 2021-8-16 09:52:26

移位操作的实现

使用verilog进行移位操作的实现
verilog有一种非常简单的移位操作，采用位拼接的方法完整移位，实例如下:

reg source;
reg out;

{out,source}={source,1'b0};//向左移位。且不循环
{source,out}={1'b0,source}//向右移位，且不循环
{out,source}={source,source};//向左循环移位

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