商震 发表于 2022-1-6 11:32:47

Quartus18.1全编译报错：EDA Netlist Writer was unsuccessful

# **问题描述：**

!(data/attachment/forum/202201/06/113313b65g9elmeefv1haa.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 "image.png")

Quartus Prime
EDA Netlist writer was unsuccessfu1. 1 error, 1 warning

# **问题原因**

该报错是部分FPGA芯片需要进行仿真时（如AC108开发板FPGA：10CL025YU256C8G）使用低版本的Quartus软件（如Quartus II 13.0）生成的工程在编译无错误，放到高版本的软件中打开，或者直接在高版本的软件中的工程直接全编译而产生。经过研究和尝试，虽然报网表生成错误，但是工程的仿真和sof下载文件均正常。

# **解决方案**

1、在工程顶层文件上右键打开setting菜单。

!(data/attachment/forum/202201/06/113326zj19y1rcocdrjtbj.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 "image.png")![](file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image003.png)

2、点击simulation菜单，在下拉菜单选择好仿真工具后（如这里选择的ModelSim-Altera），点击下方More EDA Netlist Writer Setting

!(data/attachment/forum/202201/06/113348iqj3jd3l7pooz2zp.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 "image.png")![](file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image005.jpg)

3、将Generate function simulation netlist的off调整为on，然后点击OK确认。

!(data/attachment/forum/202201/06/113405gpblg0gbbnbm0ozm.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 "image.png")![](file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image007.jpg)

再次全编译，即可看到不再报告生成网表错误。

# **注意事项**

该错误只是在配置完工程仿真相关步骤，并且在setting中设置了默认仿真工具时会进行如下报告。如果需要进行门级仿真，需要将上图中Generate function simulation netlist再改回off状态并全编译允许这个错误发生。否则门级仿真无法启动。
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