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signaltap II综合assign语句的问题

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  • TA的每日心情
    开心
    2018-8-22 21:41
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    发表于 2018-8-10 14:52:58 | 显示全部楼层 |阅读模式
    直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用,在用signaltap II仿真的时候,看不到clk_out的波形(一直为低电平)。请问一下,这是什么原因?
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  • TA的每日心情
    萌哒
    5 小时前
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    发表于 2018-8-11 07:48:18 | 显示全部楼层
    时钟不能对自己进行采样吧,所以就看不到了
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  • TA的每日心情
    开心
    2018-8-22 21:41
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     楼主| 发表于 2018-8-12 22:18:33 | 显示全部楼层
    Leopold 发表于 2018-8-11 07:48
    时钟不能对自己进行采样吧,所以就看不到了

    我还以为加了个assign之后,系统就会把它当做一个普通的信号来处理,没想到还是可以识别出来
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  • TA的每日心情
    开心
    2018-9-4 14:20
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    发表于 2018-9-3 16:21:35 | 显示全部楼层
    如果你的PLL对输入时钟进行了n倍频,就用那个PLL输出的高频时钟来看你的输入时钟。。
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