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Verilog的for循环的相关问题

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  • TA的每日心情
    开心
    2018-8-22 21:41
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    发表于 2018-8-22 13:17:14 | 显示全部楼层 |阅读模式
    在书上看到,“for循环更多的表示为根据循环次数来复制一个电路”。那么我现在有一个问题,for循环的次数是一个input型的参数(位宽已知,具体是多少是由输入决定的)。这样可以被综合吗?
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  • TA的每日心情
    开心
    2018-10-24 21:56
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    发表于 2018-8-22 16:39:31 | 显示全部楼层
    这种是不可以的
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  • TA的每日心情
    开心
    2018-8-22 21:41
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     楼主| 发表于 2018-8-22 21:40:44 | 显示全部楼层
    admin 发表于 2018-8-22 16:39
    这种是不可以的

    了解,谢谢。我再想想其他的办法:handshake
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  • TA的每日心情
    开心
    昨天 10:43
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    发表于 2018-8-23 07:19:28 | 显示全部楼层
    除了testbench,尽量不要用for吧,,
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  • TA的每日心情
    萌哒
    2018-11-8 15:02
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    发表于 2018-9-3 15:07:36 | 显示全部楼层
    可以试试Generate for,不过,Verilog是硬件描述语言,不要用C的思路来写Verilog。。
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