【求助】SDRAM与双串口模块信号连接问题

白小白

我最近在做sdram存储模块，我想加两个串口模块，下面是我的顶层模块，我注释叹号的几个信号（标红）不知道该怎么连接？求大神指教！！！

1. 
   
2. module sdram_uart(
   
3.         Clk50M,
   
4.         Rst_n,
   
5.         Uart_rx,
   
6.         
   
7.         Sd_Clk,
   
8.         Sd_Sa,
   
9.         Sd_Ba,
   
10.         Sd_Cs_n,
    
11.         Sd_Cke,
    
12.         Sd_Ras_n,
    
13.         Sd_Cas_n,
    
14.         Sd_We_n,
    
15.         Sd_Dq,
    
16.         Sd_Dqm,
    
17.         
    
18.         Uart_tx
    
19. );
    
20. `include        "Sdram_Params.h"
    
21. parameter Baud_set=3'd4;
    
22. input Clk50M;
    
23. input Rst_n;
    
24. input Uart_rx;
    
25. 
    
26. output[`ASIZE-1:0]  Sd_Sa;      //SDRAM地址总线  
    
27. output[`BSIZE-1:0]  Sd_Ba;      //SDRAMBank地址   
    
28. output              Sd_Cs_n;    //SDRAM片选信号        
    
29. output              Sd_Cke;     //SDRAM时钟使能
    
30. output              Sd_Clk;     //SDRAM时钟信号
    
31. output              Sd_Ras_n;   //SDRAM行地址选
    
32. output              Sd_Cas_n;   //SDRAM列地址选
    
33. output              Sd_We_n;    //SDRAM写使能  
    
34. inout [`DSIZE-1:0]  Sd_Dq;      //SDRAM数据总线
    
35. output[`DSIZE/8-1:0]Sd_Dqm;     //SDRAM数据掩码
    
36. output Uart_tx;                                                //串口发送
    
37. 
    
38. wire                Clk;        //SDRAM控制器时钟
    
39. wire                Wr_en;      //写SDRAM使能信号   
    
40. wire [7:0]          Wr_data;    //写SDRAM数据
    
41. wire                Rd_en;      //读SDRAM使能信号
    
42. wire [7:0]   Rd_data;    //读SDRAM数据
    
43. wire                sdram_clk;  //SDRAM时钟信号
    
44. wire TX_Done;
    
45. reg send_en;
    
46. //SDRAM时钟信号
    
47. assign Sd_Clk = sdram_clk;
    
48. 
    
49. 
    
50. //时钟模块PLL例化
    
51.         pll pll(
    
52.            .areset(!Rst_n),
    
53.                 .inclk0(Clk50M),
    
54.                 .c0(Clk),
    
55.                 .c1(sdram_clk)
    
56.         );
    
57. //串口接收模块例化
    
58.         uart_byte_rx uart_byte_rx(
    
59.                 .Clk(Clk50M),
    
60.                 .Rst_n(Rst_n),
    
61.                 .Rs232_rx(Uart_rx),
    
62.                 .Baud_set(Baud_set),
    
63. 
    
64.                 .Data_byte(Wr_data),
    
65.                 .Rx_done(Wr_en)
    
66.         );
    
67.         uart_byte_tx uart_byte_tx(
    
68.         .Clk(Clk50M),
    
69.         .Rst_n(Rst_n),
    
70.         [color=#ff0000].send_en(send_en),//!!![/color]
    
71.         .baud_set(Baud_set),
    
72.         .Data_Byte(Rd_data),
    
73. 
    
74.         .Rs232_Tx(Uart_tx),
    
75.         .Tx_Done(Tx_Done),
    
76.         .uart_state()
    
77. );
    
78. //SDRAM控制器模块例化
    
79.         sdram_control_top sdram(               
    
80.                 .Clk(Clk),
    
81.                 .Rst_n(Rst_n),
    
82.                 .Sd_clk(sdram_clk),
    
83.                
    
84.                 .Wr_data(Wr_data),   
    
85.                 .Wr_en(Wr_en),              
    
86.                 .Wr_addr(0),            
    
87.                 .Wr_max_addr(8),        
    
88.                 .Wr_load(!Rst_n),        
    
89.                 .Wr_clk(Clk50M),        
    
90.                 .Wr_full(),        
    
91.                 .Wr_use(),        
    
92.                
    
93.                 .Rd_data(Rd_data),           
    
94.                 [color=#ff0000].Rd_en(1),                //        !!!  [/color]      
    
95.                 .Rd_addr(0),                        
    
96.                 .Rd_max_addr(8),
    
97.                 [color=#ff0000].Rd_load(!Rst_n),//!!!  [/color]      
    
98.                 .Rd_clk(Clk50M),        
    
99.                 .Rd_empty(),        
    
100.                 .Rd_use(),        
     
101.                
     
102.                 .Sa(Sd_Sa),
     
103.                 .Ba(Sd_Ba),
     
104.                 .Cs_n(Sd_Cs_n),
     
105.                 .Cke(Sd_Cke),
     
106.                 .Ras_n(Sd_Ras_n),
     
107.                 .Cas_n(Sd_Cas_n),
     
108.                 .We_n(Sd_We_n),
     
109.                 .Dq(Sd_Dq),
     
110.                 .Dqm(Sd_Dqm)
     
111.         );
     
112. 
     
113.         
     
114. endmodule
     

复制代码

fzwwj95

1. 
   
2. module sdram_uart(
   
3.         Clk50M,
   
4.         Rst_n,
   
5.         Uart_rx,
   
6.         
   
7.         Sd_Clk,
   
8.         Sd_Sa,
   
9.         Sd_Ba,
   
10.         Sd_Cs_n,
    
11.         Sd_Cke,
    
12.         Sd_Ras_n,
    
13.         Sd_Cas_n,
    
14.         Sd_We_n,
    
15.         Sd_Dq,
    
16.         Sd_Dqm,
    
17.         
    
18.         Uart_tx
    
19. );
    
20. `include        "Sdram_Params.h"
    
21. parameter Baud_set=3'd4;
    
22. input Clk50M;
    
23. input Rst_n;
    
24. input Uart_rx;
    
25. 
    
26. output[`ASIZE-1:0]  Sd_Sa;      //SDRAM地址总线  
    
27. output[`BSIZE-1:0]  Sd_Ba;      //SDRAMBank地址   
    
28. output              Sd_Cs_n;    //SDRAM片选信号        
    
29. output              Sd_Cke;     //SDRAM时钟使能
    
30. output              Sd_Clk;     //SDRAM时钟信号
    
31. output              Sd_Ras_n;   //SDRAM行地址选
    
32. output              Sd_Cas_n;   //SDRAM列地址选
    
33. output              Sd_We_n;    //SDRAM写使能  
    
34. inout [`DSIZE-1:0]  Sd_Dq;      //SDRAM数据总线
    
35. output[`DSIZE/8-1:0]Sd_Dqm;     //SDRAM数据掩码
    
36. output Uart_tx;                                                //串口发送
    
37. 
    
38. wire                Clk;        //SDRAM控制器时钟
    
39. wire                Wr_en;      //写SDRAM使能信号   
    
40. wire [7:0]          Wr_data;    //写SDRAM数据
    
41. wire                Rd_en;      //读SDRAM使能信号
    
42. wire [7:0]   Rd_data;    //读SDRAM数据
    
43. wire                sdram_clk;  //SDRAM时钟信号
    
44. wire TX_Done;
    
45. reg send_en;
    
46. //SDRAM时钟信号
    
47. assign Sd_Clk = sdram_clk;
    
48. 
    
49. 
    
50. //时钟模块PLL例化
    
51.         pll pll(
    
52.            .areset(!Rst_n),
    
53.                 .inclk0(Clk50M),
    
54.                 .c0(Clk),
    
55.                 .c1(sdram_clk)
    
56.         );
    
57. //串口接收模块例化
    
58.         uart_byte_rx uart_byte_rx(
    
59.                 .Clk(Clk50M),
    
60.                 .Rst_n(Rst_n),
    
61.                 .Rs232_rx(Uart_rx),
    
62.                 .Baud_set(Baud_set),
    
63. 
    
64.                 .Data_byte(Wr_data),
    
65.                 .Rx_done(Wr_en)
    
66.         );
    
67.         uart_byte_tx uart_byte_tx(
    
68.         .Clk(Clk50M),
    
69.         .Rst_n(Rst_n),
    
70.         <font color="#ff0000">.send_en(send_en),//!!!</font>
    
71.         .baud_set(Baud_set),
    
72.         .Data_Byte(Rd_data),
    
73. 
    
74.         .Rs232_Tx(Uart_tx),
    
75.         .Tx_Done(Tx_Done),
    
76.         .uart_state()
    
77. );
    
78. //SDRAM控制器模块例化
    
79.         sdram_control_top sdram(               
    
80.                 .Clk(Clk),
    
81.                 .Rst_n(Rst_n),
    
82.                 .Sd_clk(sdram_clk),
    
83.                
    
84.                 .Wr_data(Wr_data),   
    
85.                 .Wr_en(Wr_en),              
    
86.                 .Wr_addr(0),            
    
87.                 .Wr_max_addr(8),        
    
88.                 .Wr_load(!Rst_n),        
    
89.                 .Wr_clk(Clk50M),        
    
90.                 .Wr_full(),        
    
91.                 .Wr_use(),        
    
92.                
    
93.                 .Rd_data(Rd_data),           
    
94.                 <font color="#ff0000">.Rd_en(1),                //        !!!  </font>      
    
95.                 .Rd_addr(0),                        
    
96.                 .Rd_max_addr(8),
    
97.                <font color="#ff0000"> .Rd_load(!Rst_n),//!!! </font>      
    
98.                 .Rd_clk(Clk50M),        
    
99.                 .Rd_empty(),        
    
100.                 .Rd_use(),        
     
101.                
     
102.                 .Sa(Sd_Sa),
     
103.                 .Ba(Sd_Ba),
     
104.                 .Cs_n(Sd_Cs_n),
     
105.                 .Cke(Sd_Cke),
     
106.                 .Ras_n(Sd_Ras_n),
     
107.                 .Cas_n(Sd_Cas_n),
     
108.                 .We_n(Sd_We_n),
     
109.                 .Dq(Sd_Dq),
     
110.                 .Dqm(Sd_Dqm)
     
111.         );
     
112. 
     
113.         
     
114. endmodule

复制代码

fzwwj95

标题不合格，已修改

Sunshine7337

请问楼主的问题解决了吗？