For语法在Quartus中的综合问题2

000

1. module mixed_width_ram_v
   
2. 
   
3. #(
   
4.                 parameter        Write_Width = 16,                //双字节存储
   
5.                 parameter        Depth = 64,
   
6.                 parameter        Read_Width = 8                        //单字节读出
   
7. )
   
8. 
   
9. (
   
10.         input write_ena,
    
11.         input clk,
    
12.         input [log2(Depth) - 1 : 0] write_addr,
    
13.         input [Write_Width - 1 : 0] write_data,
    
14.         input [log2(Depth) + log2(Ratio) - 1 : 0] read_addr,
    
15.         output reg [Read_Width -1 : 0] q
    
16. );
    
17.         localparam Ratio = Write_Width / Read_Width;
    
18. 
    
19.         function integer log2 (input integer bit_depth);
    
20.         begin
    
21.                 bit_depth = bit_depth - 1;
    
22.                 for(log2 = 0; bit_depth > 0; log2 = log2 + 1)
    
23.                         bit_depth = bit_depth >> 1;
    
24.         end
    
25.         endfunction
    
26. 
    
27.         reg [Read_Width -1 : 0] ram[Depth - 1 : 0][Ratio - 1 : 0];
    
28. 
    
29.         always@(posedge clk)
    
30.         begin
    
31.                 q <= ram[read_addr / Ratio][read_addr % Ratio];
    
32.         end
    
33.         
    
34. //////////////////////////////////////////////////////////////////////////////////////////
    
35. ///////////////////////////////////以下四种代码////////////////////////////////////////////
    
36. 
    
37. ////////////////////////////////////////////一： generate综合成逻辑门，资源爆炸
    
38. //        genvar j;
    
39. //        generate
    
40. //                for (j = 0; j < Ratio; j = j + 1)
    
41. //                begin:genname
    
42. //                        always@(posedge clk)
    
43. //                        begin
    
44. //                                if(write_ena)
    
45. //                                begin
    
46. //                                        ram[write_addr][j] <= write_data[Read_Width*(j+1)-1 : Read_Width*j];
    
47. //                                end
    
48. //                        end
    
49. //                end
    
50. //        endgenerate
    
51. 
    
52. 
    
53. ////////////////////////////////////////////二：generate等效语句，弹窗式错误
    
54. //        always@(posedge clk)
    
55. //        begin
    
56. //                if(write_ena)
    
57. //                begin
    
58. //                        ram[write_addr][1] <= write_data[Read_Width*(1+1)-1 : Read_Width*1];
    
59. //                end
    
60. //        end
    
61. //        always@(posedge clk)
    
62. //        begin
    
63. //                if(write_ena)
    
64. //                begin
    
65. //                        ram[write_addr][0] <= write_data[Read_Width*(0+1)-1 : Read_Width*0];
    
66. //                end
    
67. //        end
    
68. 
    
69. 
    
70. ////////////////////////////////////////////三：效果最好，综合成专用存储单元
    
71. //        always@(posedge clk)
    
72. //        begin
    
73. //                if(write_ena)
    
74. //                begin
    
75. //                        ram[write_addr][1] <= write_data[Read_Width*(1+1)-1 : Read_Width*1];
    
76. //
    
77. //                        ram[write_addr][0] <= write_data[Read_Width*(0+1)-1 : Read_Width*0];
    
78. //                end
    
79. //        end
    
80. 
    
81. 
    
82. 
    
83. ////////////////////////////////////////////四： for循环参数化模块出错
    
84. //        integer j;
    
85. //        always@(posedge clk)
    
86. //        begin
    
87. //                if(write_ena)
    
88. //                begin
    
89. //                        for (j = 0; j < Ratio; j = j + 1)
    
90. //                        begin
    
91. //                                ram[write_addr][j] <= write_data[Read_Width*(j+1)-1 : Read_Width*j];    //129行这里出错
    
92. //                        end
    
93. //                end
    
94. //        end
    
95.         
    
96.         
    
97.         
    
98.         
    
99. endmodule
    

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参数化模块时遇到各种疑难杂症
////////////////////////////////////////////一： generate综合成逻辑门，资源爆炸
; Flow Summary                                                                     ;
+------------------------------------+---------------------------------------------+
; Flow Status                        ; Successful - Thu Feb 14 00:24:31 2019       ;
; Quartus II 64-Bit Version          ; 13.0.0 Build 156 04/24/2013 SJ Full Version ;
; Revision Name                      ; study                                       ;
; Top-level Entity Name              ; mixed_width_ram_v                           ;
; Family                             ; Cyclone IV E                                ;
; Device                             ; EP4CE10F17C8                                ;
; Timing Models                      ; Final                                       ;
; Total logic elements               ; 1,274 / 10,320 ( 12 % )                     ;
;     Total combinational functions  ; 752 / 10,320 ( 7 % )                        ;
;     Dedicated logic registers      ; 1,032 / 10,320 ( 10 % )                     ;
; Total registers                    ; 1032                                        ;
; Total pins                         ; 39 / 180 ( 22 % )                           ;
; Total virtual pins                 ; 0                                           ;
; Total memory bits                  ; 0 / 423,936 ( 0 % )                         ;
; Embedded Multiplier 9-bit elements ; 0 / 46 ( 0 % )                              ;
; Total PLLs                         ; 0 / 2 ( 0 % )                               ;
+------------------------------------+---------------------------------------------+

////////////////////////////////////////////二：generate等效语句，弹窗式错误

*** Fatal Error: Access Violation at 0X000007FEDF882CA0

Module: quartus_map.exe

Lock in use: 53

Stack Trace:

    0x12c9f: CDB_SGATE_OPERATOR::mls_sweep + 0x41f

     0xad8f: OPT_RAM_AI::OPT_RAM_AI + 0x7aff

     0x9a0b: OPT_RAM_AI::OPT_RAM_AI + 0x677b

     0x8e46: OPT_RAM_AI::OPT_RAM_AI + 0x5bb6

     0xb5d0: RTL_ROOT::post_extraction_processing + 0x6e0

    0x14ec4: RTL_ROOT::post_extraction_processing + 0x9fd4

    0x1490e: RTL_ROOT::post_extraction_processing + 0x9a1e

    0x1312c: RTL_ROOT::post_extraction_processing + 0x823c

    0x5459c: RTL_ROOT::process_sgate_netlist + 0x1dc

   0x13e001: sgn_clear_check_ip_functor + 0xb3e01

   0x1400e8: sgn_clear_check_ip_functor + 0xb5ee8

    0xa41d6: sgn_clear_check_ip_functor + 0x19fd6

    0xa6a44: sgn_clear_check_ip_functor + 0x1c844

    0xa73ca: sgn_clear_check_ip_functor + 0x1d1ca

    0x10e17: sgn_qic_full + 0x257

    0x11fad: qexe_get_command_line + 0x1b7d

    0x14e0e: qexe_process_cmdline_arguments + 0x59e

    0x14f21: qexe_standard_main + 0xa1

     0x4ae8: msg_exe_fini + 0x58

     0x522c: msg_exe_fini + 0x79c

     0x1524: MEM_SEGMENT_INTERNAL::~MEM_SEGMENT_INTERNAL + 0x194

     0x5e0f: msg_exe_main + 0x8f

    0x159cc: BaseThreadInitThunk + 0xc

    0x2a560: RtlUserThreadStart + 0x20

End-trace

Quartus II 64-Bit Version 13.0.0 Build 156 04/24/2013 SJ Full Version

////////////////////////////////////////////三：效果最好，综合成专用存储单元
; Flow Summary                                                                     ;
+------------------------------------+---------------------------------------------+
; Flow Status                        ; Successful - Thu Feb 14 00:30:31 2019       ;
; Quartus II 64-Bit Version          ; 13.0.0 Build 156 04/24/2013 SJ Full Version ;
; Revision Name                      ; study                                       ;
; Top-level Entity Name              ; mixed_width_ram_v                           ;
; Family                             ; Cyclone IV E                                ;
; Device                             ; EP4CE10F17C8                                ;
; Timing Models                      ; Final                                       ;
; Total logic elements               ; 0 / 10,320 ( 0 % )                          ;
;     Total combinational functions  ; 0 / 10,320 ( 0 % )                          ;
;     Dedicated logic registers      ; 0 / 10,320 ( 0 % )                          ;
; Total registers                    ; 0                                           ;
; Total pins                         ; 39 / 180 ( 22 % )                           ;
; Total virtual pins                 ; 0                                           ;
; Total memory bits                  ; 1,024 / 423,936 ( < 1 % )                   ;
; Embedded Multiplier 9-bit elements ; 0 / 46 ( 0 % )                              ;
; Total PLLs                         ; 0 / 2 ( 0 % )                               ;
+------------------------------------+---------------------------------------------+

////////////////////////////////////////////四： for循环参数化模块出错
Error (10734): Verilog HDL error at mixed_width_ram_v.v(129): j is not a constant




虚心求教如何才能正确参数化此模块

000

似乎是for 循环里只能按位[  ]操作，[  :  ]写法里不支持循环变量