芯路恒电子技术论坛

 找回密码
 立即注册
热搜: 合集
查看: 4978|回复: 0

实验32_Sdram_Control控制器模块仿真从0行8列开始读写数据

[复制链接]
  • TA的每日心情
    慵懒
    2023-7-31 14:22
  • 20

    主题

    36

    帖子

    1507

    积分

    管理员

    Rank: 9Rank: 9Rank: 9

    积分
    1507
    发表于 2019-6-18 12:24:36 | 显示全部楼层 |阅读模式
    因为SDRAM上电后初始化刷新到后面的写请求操作会有一定的时间,而sdram_control_tb里面的地址增加是根据突发长度(SC_BL)来递增的,这里设置的长度为8,所以每次递增的是8如图,
    20190618120121.png

    这里是因为利用  @(posedge sdram_control.sdram_init.Init_done) #2000;  这个来对齐的,在这里将  #2000;  改为 #2001;  错开时钟沿对齐就ok了
    修改后,仿真的结果就是从0行0列开始读写了,如图

    20190618120204.png


    &#body;
    回复

    使用道具 举报

    您需要登录后才可以回帖 登录 | 立即注册

    本版积分规则

    QQ|小黑屋|Archiver|芯路恒电子技术论坛 |鄂ICP备2021003648号

    GMT+8, 2024-3-29 18:59 , Processed in 0.108954 second(s), 33 queries .

    Powered by Discuz! X3.4

    © 2001-2017 Comsenz Inc. Template By 【未来科技】【 www.wekei.cn 】

    快速回复 返回顶部 返回列表