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小梅哥《时序分析与优化》系列第七课课后习题思考

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新手入门

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发表于 2019-12-19 22:08:40 | 显示全部楼层 |阅读模式
本帖最后由 1007689149 于 2019-12-19 22:15 编辑

题目中,小梅哥将顶层文件中的此always块中的敏感值由*改为Clk9M后,工程Fmax由300+MHz降低至160MHz。小梅哥要求我们对此时的工程进行优化。

1.首先观察时序分析报告后,发现是vcount_r和disp_data传输过程中延迟较大。
分析发现,vcount_r与vcount有关。

所以首先将vcount改为寄存器模式:

reg vcount;                              (此寄存器原为wire型寄存器)

always@(posedge clk)
   vcount=vcount_r-vdat_begin;    (此语句原为assign赋值语句)

更改完成后编译,得工程Fmax增大至256MHz.


2.再次观察时序报告,发现问题hcount_r与disp_data传输过程中延时较大。
分析发现,hcount_r与hcount有关。
因此将其转换为reg格式:

reg hcount;                                 (此寄存器原为wire型寄存器)

always@(posedge clk)
   hcount=hcount_r-vdat_begin;    (此语句原为assign赋值语句)

此时再次编译,得到工程Fmax增大至396.5MHz



3.再次查看时序报告,系统仍存在延时:

分析认为该延时是计数器结构问题,暂时无法进一步优化。


至此,该工程时序优化结束!


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  • TA的每日心情
    可爱
    2019-5-10 10:58
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    发表于 2019-12-19 22:29:11 | 显示全部楼层
    然而错的一塌糊涂
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