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if 条件语句 什么时候会生成锁存器

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发表于 2020-4-5 19:08:42 | 显示全部楼层 |阅读模式
在时序电路中,如果只用一个if无分支语句,是否会生成锁存器?
module()
   always@ (posedge clk or negedge rst_n)
      if(!rst_n)
          ......
      else
          if(cnt == 5'd6)
                 skip_en <= 1'b1;
endmodule
在这个always块里if的嵌套里只用了一个if没有else会不会出现隐患?
如果使用
  if
  else if
  elseif
最后也没有else结束,是否会出现错误?


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  • TA的每日心情
    开心
    2021-2-25 19:12
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    发表于 2020-4-8 09:37:56 | 显示全部楼层
    一个if肯定是时序电路的,
    if
      else if
      elseif
    最后也没有else结束,可能是时序电路也可能是组合电路,这些事我在一本书上看到的,希望能帮到你
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