芯路恒电子技术论坛

 找回密码
 立即注册
热搜: 合集
查看: 6458|回复: 1

Modelsim仿真时不能编译`include文件解决办法

[复制链接]
  • TA的每日心情
    萌哒
    2020-10-14 20:50
  • 1

    主题

    2

    帖子

    46

    积分

    新手上路

    Rank: 2

    积分
    46
    发表于 2020-12-14 18:48:57 | 显示全部楼层 |阅读模式
    问题描述:              在verilog代码中使用`include时,modelsim编译会报错。
           ** Error:  Cannot open `include file;
           ** Error:  (vlog-2163) Macro `name is undefined,即找不到‘include中定义相应的参数。

    1.png
    解决办法:
           使用include命令时,使用绝对路径对文件进行引用,即:
           //`include "E:/你自己的路径/disp_parameter_cfg.v"


    回复

    使用道具 举报

  • TA的每日心情
    开心
    2022-6-29 15:57
  • 13

    主题

    246

    帖子

    3625

    积分

    超级版主

    Rank: 8Rank: 8

    积分
    3625
    发表于 2020-12-22 10:24:39 | 显示全部楼层
    感谢楼主分享
    回复 支持 反对

    使用道具 举报

    您需要登录后才可以回帖 登录 | 立即注册

    本版积分规则

    QQ|小黑屋|Archiver|芯路恒电子技术论坛 |鄂ICP备2021003648号

    GMT+8, 2024-3-29 14:26 , Processed in 0.367911 second(s), 35 queries .

    Powered by Discuz! X3.4

    © 2001-2017 Comsenz Inc. Template By 【未来科技】【 www.wekei.cn 】

    快速回复 返回顶部 返回列表