仿真描述了各信号，却连时钟都没有输出的一种可能

商震

很多初学者在进行代码仿真时，会有如下疑问，为什么我和教程保持一致，时钟也进行了描述，却在仿真时没有波形输出？这里提出一种可能的情况：模块自己例化了自己，如下图：





究其原因，是因为在仿真的时候，初学者没有彻底理解仿真的含义、模块的含义以及例化的含义。在verilog硬件设计过程中，每一个模块的功能都是相互独立的，在一个工程中，如果模块名相同，则模块功能相同，这也适用于仿真过程。如果在例化的过程中，仿真文件名和模块名与设计源文件名和模块名相同，则在工程中必然发生混乱，无法正确得到仿真结果。
为保持良好的编程习惯，建议仿真文件和模块名，命名为设计源文件名后加"_tb"的形式。如：源文件名为led，则建议仿真文件名为led_tb以此作为区分，同时能够快速定位功能。