芯路恒电子技术论坛

 找回密码
 立即注册
热搜: 合集
查看: 3317|回复: 1

配置锁相环时,为什么常要将输入频率(常为50M)原频率.....

[复制链接]
  • TA的每日心情
    开心
    2021-12-31 09:03
  • 71

    主题

    79

    帖子

    967

    积分

    高级会员

    Rank: 6Rank: 6

    积分
    967
    发表于 2021-10-15 17:21:29 | 显示全部楼层 |阅读模式
    QQ截图20211015170944.jpg

        在配置锁相环时,经常可以看到输入锁相环的频率(典型如晶振产生的50M频率,为了讲述方便,这里就以50M频率为例。),被不加任何改变然后引出,应用到别的需要使用50M频率的FPGA模块之中。有同学会问,是否可以直接使用晶振产生的50M频率,不通过锁相环而接入其他需要使用50M频率的模块之中呢?    回答是否定的。
        晶振接入FPGA的管脚连接的是FPGA专用时钟管脚,如果该50M频率既作为锁相环的基准频率,又作为其他模块的工作频率,则该信号将无法在FPGA内部获得时钟信号的专用通道,从而时钟信号在FPGA内部的传递质量会受到影响。再则,如果晶振产生的50M频率既提供给锁相环工作,又提供给其他模块工作,则其他模块产生的干扰会降低晶振产生的50M时钟频率质量,从而无法保证锁相环的输出时钟质量,因此,很多编译软件,如VIVADO,在软件层面就以报错的方式,拒绝了晶振产生的50M时钟频率既提供给锁相环工作,又提供给其他模块使用这种工作情况。



    回复

    使用道具 举报

  • TA的每日心情
    慵懒
    2021-2-24 10:16
  • 418

    主题

    769

    帖子

    1万

    积分

    管理员

    Rank: 9Rank: 9Rank: 9

    积分
    15805
    QQ
    发表于 2021-10-16 14:34:51 | 显示全部楼层
    建议重新组织语言,让回答更有条理性
    回复 支持 反对

    使用道具 举报

    您需要登录后才可以回帖 登录 | 立即注册

    本版积分规则

    QQ|小黑屋|Archiver|芯路恒电子技术论坛 |鄂ICP备2021003648号

    GMT+8, 2024-3-28 23:55 , Processed in 0.184048 second(s), 36 queries .

    Powered by Discuz! X3.4

    © 2001-2017 Comsenz Inc. Template By 【未来科技】【 www.wekei.cn 】

    快速回复 返回顶部 返回列表