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高云ACX720开发板联合modelsim仿真报错

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行远自迩
  • TA的每日心情
    闭嘴
    前天 16:24

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    发表于 前天 16:35 | 显示全部楼层 |阅读模式
    请问各位大佬，当FPGA工程里编写模块数量变多时，是将工程里所有的文件都添加到modelsim的工程中？还是需要进行筛选，添加部分的Verilog文件即可？目前我是在移植论坛里ACX720_ad1030_fifo_uart_V2.1代码，仿真跑不出来，找不到问题在哪，感谢各位大佬不吝赐教！ image.png
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    行远自迩
  • TA的每日心情
    闭嘴
    前天 16:24

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     楼主| 发表于 前天 17:14 | 显示全部楼层
    重新创建project，添加了verilog文件，仿真可以跑了
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