Vivado报错：[Place 30-574] Poor placement for routing between an IO pin and BUFG
【[问题描述】最近有群友提问，设计在生成bit流阶段报错：“ Poor placement for routing between an IO pin and BUFG......”，完整的报错截图如下：
【报错原因】
该报错是因为设计中使用到了时钟信号Clk，但是该时钟信号并非来自FPGA板子上的晶振，而是外部输入的时钟信号。对于这类信号，如果我们在引脚分配时直接将其绑定在普通的IO引脚上，软件就会报上述错误
【解决办法】
解决的方式有两种，一种是更换绑定引脚，将信号绑定到专门的时钟引脚即可。而如果不能更换引脚，且本地资源上的次优路由是可接受的，那么就可以在.xdc文件中通过CLOCK_DEDICATED_ROUTE约束将该报错信息降级为警告。报错中给出了对应的约束语句，以本次报错为例，对应的约束语句如下：set_property CLOCK_DEDICATED_ROUTE FALSE
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