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【求助】用verilog描述上拉电阻的问题

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  • TA的每日心情
    开心
    2018-10-26 16:19
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    发表于 2018-10-14 19:04:44 | 显示全部楼层 |阅读模式
    在verilog中可以描述上拉电阻吗? 在网上查了下,pullup可以用于上拉,但是不能综合。希望大家能指教下。
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  • TA的每日心情
    慵懒
    2021-2-24 10:16
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    发表于 2018-10-15 12:09:50 | 显示全部楼层
    这个还真不知道,只知道可以通过设置使用IO的片上上拉电阻
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  • TA的每日心情
    开心
    2022-1-19 13:06
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    发表于 2018-10-15 18:47:38 | 显示全部楼层
    assign a = (~oe) ? 1'b0 : 1'b1;
    是这个意思吗?
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  • TA的每日心情
    开心
    2018-10-26 16:19
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     楼主| 发表于 2018-10-16 11:10:14 | 显示全部楼层
    嗯  可以采用IO设置弱上拉来解决这个问题   
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  • TA的每日心情
    开心
    2018-10-26 16:19
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     楼主| 发表于 2018-10-16 11:15:12 | 显示全部楼层
    slsqz 发表于 2018-10-15 18:47
    assign a = (~oe) ? 1'b0 : 1'b1;
    是这个意思吗?

    wire a;
    pullup(a);
    assign a = oe ? 1'b0 : 1'bz;
    我也看到过这个,但是pullup是一个上拉模型,本身不可综合,它只是用来模拟PCB板上上拉电阻的功能
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    发表于 2022-10-30 22:35:02 | 显示全部楼层
    对inout进行仿真时用得到
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