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1.1 Cyclone IV E FPGA原理与应用

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  • TA的每日心情
    慵懒
    2021-2-24 10:16
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    发表于 2019-6-13 10:04:29 | 显示全部楼层 |阅读模式
    1.1.1 Cyclone IV E概述
    在短短的三十多年时间里,FPGA的角色已经由简单的逻辑粘合,发展到了现在的可编程片上系统。FPGA的容量翻了几千几万倍,架构复杂度也提升了好几个水平。那么,具体某一个特定系列或者特定型号的FPGA,其原理和结构是怎样的呢?作为FPGA设计开发的入门教材,本书选取当下在低端领域极具功耗和性价比优势的Intel Cyclone IV E系列FPGA作为典型实例,讲解该系列FPGA的原理与结构。
    Cyclone IV E系列FPGA是原Altera公司(现已被Intel收购,为Intel可编程事业部——PSG)于2009年发布的一个主打低功耗,高性价比的FPGA产品系列。该系列产品使用过经过优化的60-nm低功耗工艺,降低内核工作电压到1.2V,部分低功耗系列产品可工作在低至1V的内核工作电压下,非常适合应用在对成本和功耗有较高要求的场合,如仪器仪表类产品,工业控制产品,LED显示屏驱动卡,数据采集卡,发烧级音频设备。
    典型的FPGA通常包含三类基本资源:
    1.       可编程逻辑功能块:是实现用户功能的基本单元,多个逻辑功能块通常规则地排成一个阵列结构,分布于整个芯片;
    2.       可编程输入/输出(I/O)块:完成芯片内部逻辑与外部管脚之间的接口,围绕在逻辑单元阵列四周;
    3.       可编程内部互连资源:包括各种长度的连线线段和一些可编程连接开关,它们将各个可编程逻辑块或输入/输出块连接起来,构成特定功能的电路。用户可以通过编程决定每个单元的功能以及它们的互连关系,从而实现所需的逻辑功能。
    考虑到实际FPGA使用场景下对各种资源的需求,当下几乎所有厂家的FPGA器件都在经典FPGA的架构上加入了一些其他的常用资源,如时钟管理单元(PLL、DLL)、嵌入式存储器单元和硬件乘法器单元,部分高端器件还加入了高速收发器甚至嵌入式硬核处理器,以让FPGA能够拥有更加广阔的应用领域。Cyclone系列器件在基本FPGA架构资源的基础上,加入了时钟管理单元PLL、嵌入式存储器单元和硬件乘法器,其中各代Cyclone 系列的器件中资源架构略有差异,例如,对于Cyclone II系列,使用的是M4K结构的嵌入式块RAM,即每个嵌入式存储器块的容量为4096bit,而对于Cyclone IV E系列,则使用的是M9K的嵌入式块RAM,即每个嵌入式存储器块的容量为9216bit。更大的容量带来更加丰富的存储器资源和更加灵活的应用方式。
    Cyclone IV 器件采用了Cyclone 系列器件相同的核心架构。该架构包括由四输入查找表 (LUTs) 构成的 LE, 存储器模块以及乘法器。每一个 Cyclone IV 器件的 M9K 存储器模块都具有 9 Kbit 的嵌入式 SRAM 存储器。在使用时,我们可以把 M9K 模块配置成单端口、简单双端口、真双端口 RAM 以及 FIFO 缓冲器或者 ROM,以方便我们对运行过程中的各种数据存储。使用乘法器,我们可以设计或实现更加高效的并行结构的数字信号处理算法如FFT、FIR等。
    除了核心架构资源,Cyclone IV E还拥有最多4个PLL时钟管理单元和高达532个用户IO,其中部分IO支持LVDS标准。图 1.1‑1为Cyclone IVE的资源分布图。
    1.1.png
    图 1.1 1  Cyclone IV E的资源分布图
    通过该图可以看到,在器件的四周,分布着4个锁相环(PLL),因此可以知道外部参考时钟进入FPGA器件后,如果需要,就可以立即进入PLL单元,以实现最短的时钟源路径,从而获得较高的生成时钟质量。另外,也由于PLL属于模拟电路,放在器件的边缘更加利于生产。
    逻辑阵列和M9K存储器交替分布,这样,可以缩短数据的传输路径,以获得更加优异的时序性能。
    IOEs是IO单元,分布在器件的4周,Altera推荐的数据流向策略是数据流由左侧IO输入,然后进过处理、运算和存储,最终由右侧输出,而控制信号由上下IO单元输入输出。
    下面我们以一个典型的数据采集实例,来分析这种资源分布的优势。数据由外部高速ADC采集,通过IO口输入到FPGA内部,接着经过一定的逻辑电路预处理后写入到由存储器组成的缓存如fifo或双口ram中,然后,再由逻辑电路从存储器中读出,进行相应的处理,在处理的过程中,可能会需要高速的乘法运算,因此,该部分数据可以直接送给片上集成的18*18硬件乘法器进行运算,运算完成后,再由逻辑电路处理后送入储器组成的缓存如fifo或双口ram中,等待其他电路如数据发送电路将数据从缓存中读取出来并最终通过IO口上连接的通信电路传输出去。该系统模型如图 1.1 2所示。
    1.1.2.png

    图 1.1‑2基于FPGA的USB数据采集卡系统结构
    如果我们将整个数据流从左向右分析,就会发现数据流中每一级所需要的资源都刚好和Cyclone IV E中的各个资源的分布位置对应。因此,按照官方推荐的数据流向策略将上述设计布置到Cyclone IV E的对应资源上,则能够得到时序优化了的布局布线,从而使设计能够工作在较高的时钟频率下。

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