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数字信号处理学习——混频器

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  • TA的每日心情
    开心
    2019-7-25 20:44
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    发表于 2019-7-30 10:19:44 | 显示全部楼层 |阅读模式
    混频
    混频是指将信号从一个频率变换到另外一个频率的过程 ,其实质是频谱线性搬移的过程。简单的说,就是两个信号相乘。相乘的结果就得到两种频率,和频、差频。可以用积化和差公式观察和频、差频信号的产生。
    QQ截图20190730094324.jpg

    在模拟电路中经常见到的就是把接收机接收到的高频信号,经过混频变成中频信号。上次课设用三极管搭了一个混频器,频率太高,搞到头大!最后还是用了乘法器芯片。当然这次设计的是数字混频。

    数字混频在通信的调制、解调、数字上变频、数字下变频等系统中应用广泛。通常把其中一个信号称为本振信号,另一个信号称为混频器的输入信号。

    程序设计

    程序中我将本振信号设为1MHz,输入信号设为625kHz,采样频率就定为时钟的50MHz。



    其中本振信号和输入信号都用DDS来模拟产生(直接用梅哥的DDS历程,这里就不往出贴了)。要注意的是在FPGA设计中,IP核几乎都是采用二进制补码带符号数,也有很多的ADC、DAC芯片的数据接口也采用的是二进制补码。因此,在设计中,ROM中的正弦数据我都改成了带符号数。混频处理的数据也是带符号数二进制补码,则在整个混频程序设计中都要保持这个数值表示方法,否则就会出错。



    • module Mixer(  
    •     rst_n,  
    •     clk,  
    • //  din,  
    •     dout  
    • );  
    •   
    •     input       rst_n;       //复位信号,高电平有效  
    •     input       clk;         //数据采样时钟/FPGA系统时钟,频率为50MHz  
    • //  input      [11:0] din;  //输入的625KHz单频信号  
    •     output  [23:0] dout; //输出混频滤波后的的1.25Hz单频信号  
    •       
    •     wire [11:0] din;  
    •     wire [11:0] DDS_sin;  
    •   
    •     DDS DDS(  
    •         .clk(clk),  
    •         .rst_n(rst_n),  
    •         .en_DDS(1'b1),  
    •         .Fword(32'd85899345),  
    •         .Pword(12'h0),  
    •         .q(DDS_sin)  
    •     );  
    •       
    •     DDS DDS_din(  
    •         .clk(clk),  
    •         .rst_n(rst_n),  
    •         .en_DDS(1'b1),  
    •         .Fword(32'd53687090),  
    •         .Pword(12'd0),  
    •         .q(din)  
    •     );  
    •       
    •   
    •    //乘法运算实现混频输出  
    •     reg signed [23:0] mult;  
    •     wire signed [11:0] s_din;  
    •     wire signed [11:0] s_DDS_sin;  
    •     assign s_din = din;       //将乘数转换成有符号数运算  
    •     assign s_DDS_sin = DDS_sin; //将乘数转换成有符号数运算  
    •     always @(posedge clk or negedge rst_n)  
    •         if (!rst_n)  
    •             mult <= 24'd0;  
    •         else  
    •             mult <= s_din * s_DDS_sin;  
    •       
    •     assign dout = mult;  
    •       
    •     wire [11:0]dout2;  
    •     assign dout2 = mult[23:12];  
    •       
    • endmodule

    仿真

    QQ截图20190730101804.jpg


                                                                                                                            
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  • TA的每日心情
    开心
    2020-4-18 17:05
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    发表于 2020-3-17 01:05:58 | 显示全部楼层
    本帖最后由 edv 于 2020-3-17 12:48 编辑
    1. module DDS_TOP(
    2.         clk,
    3.         rst_n,
    4.         en,
    5.         DA_DATA,
    6.         dout_mix
    7. );

    8.         input clk;
    9.         input rst_n;
    10.         input en;
    11.         output [11:0] DA_DATA;
    12.         output [23:0] dout_mix;
    13. //        wire [31:0]f_word;
    14.         
    15.         wire[11:0] dout_1;
    16.         wire[11:0] dout_2;
    17.         
    18.         /***DDS模块例化***/
    19.         DDS DDS1(
    20.                 .sys_clk(clk),
    21.                 .rst(rst_n),
    22.                 .en(en),
    23.                 .f_word(32'd257698),//3000
    24.                 .DA_DATA(dout_1)
    25.         );
    26.         
    27.         DDS DDS2(
    28.                 .sys_clk(clk),
    29.                 .rst(rst_n),
    30.                 .en(en),
    31.                 .f_word(32'd858994),//10k
    32.                 .DA_DATA(dout_2)
    33.         );
    34.         
    35.         reg signed [23:0] mult;
    36.         wire signed [11:0] s_dout_1;
    37.         wire signed [11:0] s_dout_2;
    38.         assign s_dout_1 = dout_1;
    39.         assign s_dout_2 = dout_2;
    40.         
    41.         always@(posedge clk or negedge rst_n)
    42.                 begin
    43.                 if(!rst_n)
    44.                         mult <= 24'd0;
    45.                 else
    46.                         mult <= s_dout_1 * s_dout_2;
    47.         end

    48.         assign dout_mix = mult;
    49.         assign DA_DATA = mult[23:12];
    50.         
    51.                
    52. endmodule
    复制代码
    您可以帮我看一下我的代码哪里有问题吗?我混频仿真的结果好奇怪


    BHKSHPI`F))X93OYMNMA8WQ.png
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