芯路恒电子技术论坛

 找回密码
 立即注册

扫一扫,访问微社区

热搜: 活动
查看: 714|回复: 1

为什么我的quartus编译后没有Verilog_libs文件夹

[复制链接]

该用户从未签到

1

主题

1

帖子

7

积分

新手入门

Rank: 1

积分
7
发表于 2019-11-14 01:15:31 | 显示全部楼层 |阅读模式
为什么我的quartus编译后没有Verilog_libs文件夹,modelsim-Altera仿真出错是没把库加进去的原因吗,求大神指教,谢谢。

360截图20191114010429643.jpg
360截图20191114010632952.jpg
回复

使用道具 举报

  • TA的每日心情
    擦汗
    2020-2-13 22:59
  • 2

    主题

    10

    帖子

    89

    积分

    初级会员

    Rank: 3Rank: 3

    积分
    89
    发表于 2019-12-18 13:20:25 | 显示全部楼层
    不明觉厉
    试试搜索帖子
    关键字 3033
    回复 支持 反对

    使用道具 举报

    您需要登录后才可以回帖 登录 | 立即注册

    本版积分规则

    QQ|小黑屋|手机版|Archiver|芯路恒电子技术论坛  |鲁ICP备16033493号

    GMT+8, 2020-8-7 23:16 , Processed in 0.083773 second(s), 14 queries , File On.

    Powered by Discuz! X3.3

    © 2001-2017 Comsenz Inc. Template By 【未来科技】【 www.wekei.cn 】

    快速回复 返回顶部 返回列表