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为什么我的quartus编译后没有Verilog_libs文件夹

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新手入门

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发表于 2019-11-14 01:15:31 | 显示全部楼层 |阅读模式
为什么我的quartus编译后没有Verilog_libs文件夹,modelsim-Altera仿真出错是没把库加进去的原因吗,求大神指教,谢谢。

360截图20191114010429643.jpg
360截图20191114010632952.jpg
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