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在AC620开发板计数器课程遇到了10200代码报错。

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  • TA的每日心情
    难过
    2019-12-28 18:39
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    发表于 2019-12-28 17:05:21 | 显示全部楼层 |阅读模式
    这段代码目的是计数25000_000.小梅哥的代码逻辑是如果复位按键未按下,则先判断cnt变量是否为24999_999,若等于24999_999就说明计数满了,将cnt清零。否则cnt自加1.整段代码由一个if-else语句完成。我将代码整理为:如果复位按键未按下,则cnt变量自加一。然后再判断cnt的值是否到24999_999,若等于24999_999,就清零cnt。这两种写法在C语言里面很普遍,也很正常,但是在verilog里就报错。报错内容为Error (10200): Verilog HDL Conditional Statement error at counter.v(39): cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct,希望大家帮帮小弟分析分析

    出错部分代码

    出错部分代码
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  • TA的每日心情
    可爱
    2019-5-10 10:58
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    发表于 2019-12-28 19:50:45 | 显示全部楼层
    条件必须唯一,所以你if前加上else
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  • TA的每日心情
    萌哒
    6 天前
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    发表于 2019-12-29 12:34:16 | 显示全部楼层
    回复这句“这两种写法在C语言里面很普遍,也很正常”,你要记住verilog描述的是硬件电路,电路上电了就同时执行了,当然begin和end之间的两个if同样会同时执行,这时候你两个if里面都对同一个cnt操作就是逻辑上面矛盾。如果是C语言,就不会出现这样的问题,因为C语言是从上往下,顺序执行的,上面的if没执行完,下面的第二个if就不会被执行,所以才不会出现这种逻辑矛盾问题
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