混频结果不对

edv

1. module DDS_TOP(  
   
2.     rst_n,  
   
3.     clk,  
   
4. //  din,  
   
5.     dout  
   
6. );  
   
7.   
   
8.     input       rst_n;       //复位信号，高电平有效  
   
9.     input       clk;         //数据采样时钟/FPGA系统时钟，频率为50MHz  
   
10. //  input      [11:0] din;  //输入的625KHz单频信号  
    
11.     output [23:0] dout; //输出混频滤波后的的1.25Hz单频信号  
    
12.       
    
13.     wire [11:0] din;  
    
14.     wire [11:0] DDS_sin;  
    
15.   
    
16.     DDS DDS(  
    
17.         .sys_clk(clk),  
    
18.         .rst(rst_n),  
    
19.         .en(1'b1),  
    
20.         .f_word(32'd85899345),   //1M
    
21.         .DA_DATA(DDS_sin)  
    
22.     );  
    
23.       
    
24.     DDS DDS_din(  
    
25.         .sys_clk(clk),  
    
26.         .rst(rst_n),  
    
27.         .en(1'b1),  
    
28.         .f_word(32'd53687090),  //625k
    
29.         .DA_DATA(din)  
    
30.     );  
    
31.       
    
32.   
    
33.    //乘法运算实现混频输出  
    
34.     reg signed [23:0] mult;  
    
35.     wire signed [11:0] s_din;  
    
36.     wire signed [11:0] s_DDS_sin;  
    
37.     assign s_din = din;       //将乘数转换成有符号数运算  
    
38.     assign s_DDS_sin = DDS_sin; //将乘数转换成有符号数运算  
    
39.     always @(posedge clk or negedge rst_n)
    
40.                 begin
    
41.         if (!rst_n)  
    
42.             mult <= 24'd0;  
    
43.         else  
    
44.             mult <= s_din * s_DDS_sin;  
    
45.       end
    
46.     assign dout = mult;
    
47. 
    
48. endmodule
    

复制代码

请问一下为什么我复制的别人的代码，结果都不一样？谁能帮忙分析一下吗
http://www.corecourse.cn/forum.php?mod=attachment&aid=MTQ5M3w1Y2Q5NmE1OXwxNTg0NDQ3ODkyfDExMDM0fDI3OTk0&noupdate=yes
代码出处