芯路恒电子技术论坛

 找回密码
 立即注册

扫一扫,访问微社区

热搜: 活动
查看: 222|回复: 0

关于时钟混合使用的错误

[复制链接]
  • TA的每日心情
    开心
    2020-2-23 14:59
  • 1

    主题

    2

    帖子

    17

    积分

    新手入门

    Rank: 1

    积分
    17
    发表于 2020-7-15 10:19:37 | 显示全部楼层 |阅读模式
    always@(posedge ANA_CLK)
            Clk_sw_r = Clk_sw[1:0] + Clk_sw[3:2];
    //=========================================
    assign DQ_CLK = clk_5m;
    assign ANA_CLK = clk_75m;
    ALTCLK SYS_Clk1(
                                    .clkselect(Clk_sw[1:0]),
                                    .inclk0x(clk_5m),
                                    .inclk1x(clk_12_5m),
                                    .inclk2x(clk_25m),
                                    .inclk3x(clk_50m),
                                    .outclk(SysClk_r)
                                    );
    ALTCLK SYS_CLK2(
                                    .clkselect(Clk_sw_r),
                                    .inclk0x(SysClk_r),
                                    .inclk1x(clk_75m),
                                    .inclk2x(clk_12_5m),
                                    .inclk3x(clk_12_5m),
                                    .outclk(SysClk)
                                    );
    ALTCLK DDS_Clk1(
                                    .clkselect(Clk_sw[1:0]),
                                    .inclk0x(clk_10m),
                                    .inclk1x(clk_25m),
                                    .inclk2x(clk_50m),
                                    .inclk3x(clk_100m),
                                    .outclk(DDS_clk_r)
                                    );
    ALTCLK DDS_CLK2(
                                    .clkselect(Clk_sw_r),
                                    .inclk0x(DDS_clk_r),
                                    .inclk1x(clk_150m),
                                    .inclk2x(clk_25m),
                                    .inclk3x(clk_25m),
                                    .outclk(DDS_clk)
                                    );
    FirstPLL        FirstPLL_init(
                                                                    .areset        (!sys_rst_n),
                                                                    .inclk0        (CLK_IN),
                                                                    .c0                (clk_10m),
                                                                    .c1                (clk_25m),
                                                                    .c2                (clk_50m),
                                                                    .c3                (clk_100m),
                                                                    .c4                (clk_150m),
                                                                    .locked        (pll_lock1)
                                                            );
    SecondPLL SecondPLL_inst (
                                                                    .areset        (!pll_lock1),
                                                                    .inclk0        (clk_50m),
                                                                    .c0                (clk_5m),
                                                                    .c1                (clk_12_5m),
                                                                    .c2                (clk_75m),
                                                                    .locked        (pll_lock2)
                                                                    );
    做了个时钟选择器 但是报错
    • Error (15660): inclk[0] port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLK:SYS_CLK2|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" is driven by SCC:sys_clk_rst_init|ALTCLK:SYS_Clk1|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|wire_clkctrl1_outclk, but must be driven by a clock pin
    • Error (15660): inclk[1] port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLK:SYS_CLK2|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" is driven by SCC:sys_clk_rst_init|SecondPLL:SecondPLL_inst|altpll:altpll_component|SecondPLL_altpll:auto_generated|wire_pll1_clk[2], but must be driven by a clock pin
    • Error (15660): inclk[0] port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLKDS_CLK2|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" is driven by SCC:sys_clk_rst_init|ALTCLKDS_Clk1|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|wire_clkctrl1_outclk, but must be driven by a clock pin
    • Error (15660): inclk[1] port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLKDS_CLK2|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" is driven by SCC:sys_clk_rst_init|FirstPLL:FirstPLL_init|altpll:altpll_component|FirstPLL_altpll:auto_generated|wire_pll1_clk[4], but must be driven by a clock pin
    • Error (15660): inclk[0] port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLK:SYS_Clk1|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" is driven by SCC:sys_clk_rst_init|SecondPLL:SecondPLL_inst|altpll:altpll_component|SecondPLL_altpll:auto_generated|wire_pll1_clk[0], but must be driven by a clock pin
    • Error (15660): inclk[1] port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLK:SYS_Clk1|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" is driven by SCC:sys_clk_rst_init|SecondPLL:SecondPLL_inst|altpll:altpll_component|SecondPLL_altpll:auto_generated|wire_pll1_clk[1], but must be driven by a clock pin
    • Error (15669): inclk port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLK:SYS_Clk1|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" must be driven by 1 PLLs but is driven by 2 PLLs
    • Info (15670): Clock Control Block is driven by PLL "SCC:sys_clk_rst_init|SecondPLL:SecondPLL_inst|altpll:altpll_component|SecondPLL_altpll:auto_generated|pll1"
    • Info (15670): Clock Control Block is driven by PLL "SCC:sys_clk_rst_init|FirstPLL:FirstPLL_init|altpll:altpll_component|FirstPLL_altpll:auto_generated|pll1"
    • Error (15660): inclk[0] port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLKDS_Clk1|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" is driven by SCC:sys_clk_rst_init|FirstPLL:FirstPLL_init|altpll:altpll_component|FirstPLL_altpll:auto_generated|wire_pll1_clk[0], but must be driven by a clock pin
    • Error (15660): inclk[1] port of Clock Control Block "SCC:sys_clk_rst_init|ALTCLKDS_Clk1|ALTCLK_altclkctrl_uhi:ALTCLK_altclkctrl_uhi_component|clkctrl1" is driven by SCC:sys_clk_rst_init|FirstPLL:FirstPLL_init|altpll:altpll_component|FirstPLL_altpll:auto_generated|wire_pll1_clk[1], but must be driven by a clock pin

    这是什么错误啊  不知道啊  有没有人遇到啊

    回复

    使用道具 举报

    您需要登录后才可以回帖 登录 | 立即注册

    本版积分规则

    QQ|小黑屋|手机版|Archiver|芯路恒电子技术论坛  |鲁ICP备16033493号

    GMT+8, 2020-8-15 21:25 , Processed in 0.098933 second(s), 10 queries , File On.

    Powered by Discuz! X3.3

    © 2001-2017 Comsenz Inc. Template By 【未来科技】【 www.wekei.cn 】

    快速回复 返回顶部 返回列表