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quarteus的时序约束中的一点问题

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  • TA的每日心情
    擦汗
    2021-2-7 12:16
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    发表于 2021-2-6 00:17:54 | 显示全部楼层 |阅读模式
            在小梅哥的时序约束的课程中,Creat Generate Clock的时候,选用的时钟来源都是来自pll的,在Node finder 里面可以直接用get pins来找到pll的时钟输出作为时钟来源,输出引脚作为目标即可。
          但是我在一个工程中想用自己写的一个分频模块来作为外部的模块的驱动时钟,那在Creat Generate Clock的时候,时钟来源该怎么选取呢?
          顺带问一下,一般在驱动TFTLCD的时候,需不需要考虑建立时间和保持时间啊?
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  • TA的每日心情
    慵懒
    昨天 10:16
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    发表于 2021-2-6 10:55:20 | 显示全部楼层
    1、第一个问题,source是时钟信号对应的寄存器
    2、TFT的一般频率比较低,可以不用加,如果要加,那就查看你对应的屏幕的手册,里面一般会提到这些时序参数
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  • TA的每日心情
    擦汗
    2021-2-7 12:16
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     楼主| 发表于 2021-2-6 13:21:37 | 显示全部楼层
    admin 发表于 2021-2-6 10:55
    1、第一个问题,source是时钟信号对应的寄存器
    2、TFT的一般频率比较低,可以不用加,如果要加,那就查看你 ...

    但是我分频的时钟是用一个wire类型的变量来接收的,不是寄存器,这个的时钟来源该怎么找呢
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