芯路恒电子技术论坛

 找回密码
 立即注册
热搜: 合集
查看: 3133|回复: 1

把EEPROM换成24LC128,读不出来数据了,求解答

[复制链接]
  • TA的每日心情
    难过
    2021-8-18 12:26
  • 1

    主题

    2

    帖子

    13

    积分

    新手入门

    Rank: 1

    积分
    13
    发表于 2021-8-18 13:47:43 | 显示全部楼层 |阅读模式
    以下是代码,请各位看看哪里需要改底层i2c_bit_shif                  
    1. module i2c_bit_shift(
    2.         Clk,
    3.         Rst_n,
    4.         
    5.         Cmd,
    6.         Go,
    7.         Rx_DATA,
    8.         Tx_DATA,
    9.         Trans_Done,
    10.         ack_o,
    11.         i2c_sclk,
    12.         i2c_sdat
    13. );
    14.         input Clk;
    15.         input Rst_n;
    16.         
    17.         input [5:0]Cmd;                        
    18.         input Go;                                       
    19.         output reg[7:0]Rx_DATA;        
    20.         input [7:0]Tx_DATA;               
    21.         output reg Trans_Done;        
    22.         output reg ack_o;                        
    23.         output reg i2c_sclk;        
    24.         inout i2c_sdat;               
    25.         
    26.         reg i2c_sdat_o;

    27.         //系统时钟采用50MHz
    28.         parameter SYS_CLOCK = 50_000_000;
    29.         //SCL总线时钟采用400kHz
    30.         parameter SCL_CLOCK = 400_000;
    31.         //产生时钟SCL计数器最大值
    32.         localparam SCL_CNT_M = SYS_CLOCK/SCL_CLOCK/4 - 1;
    33.         
    34.         reg i2c_sdat_oe;
    35.         
    36.         localparam
    37.                 WR =  6'b000001,        // 写请求
    38.                 STA = 6'b000010,        //起始位请求
    39.                 RD =  6'b000100,        //读请求
    40.                 STO = 6'b001000,        //停止位请求
    41.                 ACK = 6'b010000,        //应答位请求
    42.                 NACK = 6'b100000;        //无应答请求
    43.                
    44.         reg [19:0]div_cnt;
    45.         reg en_div_cnt;
    46.         always@(posedge Clk or negedge Rst_n)
    47.         if(!Rst_n)
    48.                 div_cnt <= 20'd0;
    49.         else if(en_div_cnt)begin
    50.                 if(div_cnt < SCL_CNT_M)
    51.                         div_cnt <= div_cnt + 1'b1;
    52.                 else
    53.                         div_cnt <= 0;
    54.         end
    55.         else
    56.                 div_cnt <= 0;

    57.         wire sclk_plus = div_cnt == SCL_CNT_M;
    58.         
    59.         assign i2c_sdat = i2c_sdat_oe?(i2c_sdat_o?1'bz:1'd0):1'bz;
    60.         //assign i2c_sdat = i2c_sdat_oe?i2c_sdat_o:1'bz;

    61.         reg [7:0]state;
    62.         
    63.         localparam
    64.                 IDLE =                 8'b00000001,
    65.                 GEN_STA =         8'b00000010,
    66.                 WR_DATA =         8'b00000100,
    67.                 RD_DATA =         8'b00001000,
    68.                 CHECK_ACK = 8'b00010000,
    69.                 GEN_ACK =         8'b00100000,
    70.                 GEN_STO =         8'b01000000;
    71.                
    72.         reg [4:0]cnt;
    73.                
    74.         always@(posedge Clk or negedge Rst_n)
    75.         if(!Rst_n)begin
    76.                 Rx_DATA <= 0;
    77.                 i2c_sdat_oe <= 1'd0;
    78.                 en_div_cnt <= 1'b0;
    79.                 i2c_sdat_o <= 1'd1;
    80.                 Trans_Done <= 1'b0;
    81.                 ack_o <= 0;
    82.                 state <= IDLE;
    83.                 cnt <= 0;
    84.         end
    85.         else begin
    86.                 case(state)
    87.                         IDLE:
    88.                         begin
    89.                                 Trans_Done <= 1'b0;
    90.                                 i2c_sdat_oe <= 1'd1;
    91.                                 if(Go)begin
    92.                                         en_div_cnt <= 1'b1;
    93.                                         if(Cmd & STA)
    94.                                                 state <= GEN_STA;
    95.                                         else if(Cmd & WR)
    96.                                                 state <= WR_DATA;
    97.                                         else if(Cmd & RD)
    98.                                                 state <= RD_DATA;
    99.                                         else
    100.                                                 state <= IDLE;
    101.                                 end
    102.                                 else begin
    103.                                         en_div_cnt <= 1'b0;
    104.                                         state <= IDLE;
    105.                                 end
    106.                         end
    107.                                 
    108.                         GEN_STA:
    109.                                 begin
    110.                                         if(sclk_plus)begin
    111.                                                 if(cnt == 3)
    112.                                                         cnt <= 0;
    113.                                                 else
    114.                                                         cnt <= cnt + 1'b1;
    115.                                                 case(cnt)
    116.                                                         0:begin i2c_sdat_o <= 1; i2c_sdat_oe <= 1'd1;end
    117.                                                         1:begin i2c_sclk <= 1;end
    118.                                                         2:begin i2c_sdat_o <= 0; i2c_sclk <= 1;end
    119.                                                         3:begin i2c_sclk <= 0;end
    120.                                                         default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
    121.                                                 endcase
    122.                                                 if(cnt == 3)begin
    123.                                                         if(Cmd & WR)
    124.                                                                 state <= WR_DATA;
    125.                                                         else if(Cmd & RD)
    126.                                                                 state <= RD_DATA;
    127.                                                 end
    128.                                         end
    129.                                 end
    130.                                 
    131.                         WR_DATA:
    132.                                 begin
    133.                                         if(sclk_plus)begin
    134.                                                 if(cnt == 31)
    135.                                                         cnt <= 0;
    136.                                                 else
    137.                                                         cnt <= cnt + 1'b1;
    138.                                                 case(cnt)
    139.                                                         0,4,8,12,16,20,24,28:begin i2c_sdat_o <= Tx_DATA[7-cnt[4:2]]; i2c_sdat_oe <= 1'd1;end        //set data;
    140.                                                         1,5,9,13,17,21,25,29:begin i2c_sclk <= 1;end        //sclk posedge
    141.                                                         2,6,10,14,18,22,26,30:begin i2c_sclk <= 1;end        //sclk keep high
    142.                                                         3,7,11,15,19,23,27,31:begin i2c_sclk <= 0;end        //sclk negedge                                                
    143.                                                         default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
    144.                                                 endcase
    145.                                                 if(cnt == 31)begin
    146.                                                         state <= CHECK_ACK;
    147.                                                 end
    148.                                         end
    149.                                 end
    150.                                 
    151.                         RD_DATA:
    152.                                 begin
    153.                                         if(sclk_plus)begin
    154.                                                 if(cnt == 31)
    155.                                                         cnt <= 0;
    156.                                                 else
    157.                                                         cnt <= cnt + 1'b1;
    158.                                                 case(cnt)
    159.                                                         0,4,8,12,16,20,24,28:begin i2c_sdat_oe <= 1'd0; i2c_sclk <= 0;end        //set data;
    160.                                                         1,5,9,13,17,21,25,29:begin i2c_sclk <= 1;end        //sclk posedge
    161.                                                         2,6,10,14,18,22,26,30:begin i2c_sclk <= 1; Rx_DATA <= {Rx_DATA[6:0],i2c_sdat};end        //sclk keep high
    162.                                                         3,7,11,15,19,23,27,31:begin i2c_sclk <= 0;end        //sclk negedge                                                
    163.                                                         default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
    164.                                                 endcase
    165.                                                 if(cnt == 31)begin
    166.                                                         state <= GEN_ACK;
    167.                                                 end
    168.                                         end
    169.                                 end
    170.                         
    171.                         CHECK_ACK:
    172.                                 begin
    173.                                         if(sclk_plus)begin
    174.                                                 if(cnt == 3)
    175.                                                         cnt <= 0;
    176.                                                 else
    177.                                                         cnt <= cnt + 1'b1;
    178.                                                 case(cnt)
    179. 0:begin i2c_sdat_oe <= 1'd0; i2c_sclk <= 0;end
    180.                                                         1:begin i2c_sclk <= 1;end
    181.                                                         2:begin ack_o <= i2c_sdat; i2c_sclk <= 1;end
    182.                                                         3:begin i2c_sclk <= 0;end
    183.                                                         default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
    184.                                                 endcase
    185.                                                 if(cnt == 3)begin
    186.                                                         if(Cmd & STO)
    187.                                                                 state <= GEN_STO;
    188.                                                         else begin
    189.                                                                 state <= IDLE;
    190.                                                                 Trans_Done <= 1'b1;
    191.                                                         end                                                               
    192.                                                 end
    193.                                         end
    194.                                 end
    195.                         
    196.                         GEN_ACK:
    197.                                 begin
    198.                                         if(sclk_plus)begin
    199.                                                 if(cnt == 3)
    200.                                                         cnt <= 0;
    201.                                                 else
    202.                                                         cnt <= cnt + 1'b1;
    203.                                                 case(cnt)
    204.                                                         0:begin
    205.                                                                         i2c_sdat_oe <= 1'd1;
    206.                                                                         i2c_sclk <= 0;
    207.                                                                         if(Cmd & ACK)
    208.                                                                                 i2c_sdat_o <= 1'b0;
    209.                                                                         else if(Cmd & NACK)
    210.                                                                                 i2c_sdat_o <= 1'b1;
    211.                                                                 end
    212.                                                         1:begin i2c_sclk <= 1;end
    213.                                                         2:begin i2c_sclk <= 1;end
    214.                                                         3:begin i2c_sclk <= 0;end
    215.                                                         default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
    216.                                                 endcase
    217.                                                 if(cnt == 3)begin
    218.                                                         if(Cmd & STO)
    219.                                                                 state <= GEN_STO;
    220.                                                         else begin
    221.                                                                 state <= IDLE;
    222.                                                                 Trans_Done <= 1'b1;
    223.                                                         end
    224.                                                 end
    225.                                         end
    226.                                 end
    227.                         
    228.                         GEN_STO:
    229.                                 begin
    230.                                         if(sclk_plus)begin
    231.                                                 if(cnt == 3)
    232.                                                         cnt <= 0;
    233.                                                 else
    234.                                                         cnt <= cnt + 1'b1;
    235.                                                 case(cnt)
    236.                                                         0:begin i2c_sdat_o <= 0; i2c_sdat_oe <= 1'd1;end
    237.                                                         1:begin i2c_sclk <= 1;end
    238.                                                         2:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
    239.                                                         3:begin i2c_sclk <= 1;end
    240.                                                         default:begin i2c_sdat_o <= 1; i2c_sclk <= 1;end
    241.                                                 endcase
    242.                                                 if(cnt == 3)begin
    243.                                                         Trans_Done <= 1'b1;
    244.                                                         state <= IDLE;
    245.                                                 end
    246.                                         end
    247.                                 end
    248.                         default:state <= IDLE;
    249.                 endcase
    250.         end
    251.         
    252. endmodule
    复制代码
    顶层 i2c_control
    1. <div class="blockcode"><blockquote>module i2c_control(
    2.         Clk,
    3.         Rst_n,
    4.         
    5.         wrreg_req,
    6.         rdreg_req,
    7.         addr,
    8. //        addr_mode,
    9.         wrdata,
    10.         rddata,
    11.         device_id,
    12.         RW_Done,
    13.         
    14.         ack,
    15.         
    16.         i2c_sclk,
    17.         i2c_sdat
    18. );

    19.         input Clk;//时钟,50MHZ
    20.         input Rst_n;//复位信号
    21.         
    22.         input wrreg_req;                        //写请求信号
    23.         input rdreg_req;                        //读请求信号
    24.         input [15:0]addr;                        //16位地址输入
    25. //        input addr_mode;                        //输入地址模式,0:8位的地址,1:16位地址
    26.         input [7:0]wrdata;                //总线发送的8位数据
    27.         output reg[7:0]rddata;        //总线收到8位数据
    28.         input [7:0]device_id;        //I2C器件的ID
    29.         output reg RW_Done;                //读/写完成标志
    30.         
    31.         output reg ack;                        //从机是否应答标志

    32.         output i2c_sclk;                        //i2c时钟总线
    33.         inout i2c_sdat;                        //i2c数据总线
    34.         
    35.         reg [5:0]Cmd;
    36.         reg [7:0]Tx_DATA;
    37.         wire Trans_Done;
    38.         wire ack_o;
    39.         reg Go;
    40.         
    41.         
    42.         wire [7:0]Rx_DATA;
    43.         
    44.         localparam
    45.                 WR =  6'b000001,        // 写请求
    46.                 STA = 6'b000010,        //起始位请求
    47.                 RD =  6'b000100,        //读请求
    48.                 STO = 6'b001000,        //停止位请求
    49.                 ACK = 6'b010000,        //应答位请求
    50.                 NACK = 6'b100000;        //无应答请求
    51.         
    52.         i2c_bit_shift i2c_bit_shift(
    53.                 .Clk(Clk),
    54.                 .Rst_n(Rst_n),
    55.                 .Cmd(Cmd),
    56.                 .Go(Go),
    57.                 .Rx_DATA(Rx_DATA),
    58.                 .Tx_DATA(Tx_DATA),
    59.                 .Trans_Done(Trans_Done),
    60.                 .ack_o(ack_o),
    61.                 .i2c_sclk(i2c_sclk),
    62.                 .i2c_sdat(i2c_sdat)
    63.         );
    64.         
    65.         reg [6:0]state;
    66.         reg [7:0]cnt;
    67.         
    68.         localparam
    69.                 IDLE = 7'b0000001,
    70.                 WR_REG = 7'b0000010,
    71.                 WAIT_WR_DONE = 7'b0000100,
    72.                 WR_REG_DONE = 7'b0001000,
    73.                 RD_REG = 7'b0010000,
    74.                 WAIT_RD_DONE = 7'b0100000,
    75.                 RD_REG_DONE = 7'b1000000;
    76.         
    77.         always@(posedge Clk or negedge Rst_n)
    78.         if(!Rst_n)begin
    79.                 Cmd <= 6'd0;
    80.                 Tx_DATA <= 8'd0;
    81.                 Go <= 1'b0;
    82.                 rddata <= 0;
    83.                 state <= IDLE;
    84.                 ack <= 0;
    85.         end
    86.         else begin
    87.                 case(state)
    88.                         IDLE:
    89.                                 begin
    90.                                         cnt <= 0;
    91.                                         ack <= 0;
    92.                                         RW_Done <= 1'b0;                                       
    93.                                         if(wrreg_req)
    94.                                                 state <= WR_REG;
    95.                                         else if(rdreg_req)
    96.                                                 state <= RD_REG;
    97.                                         else
    98.                                                 state <= IDLE;
    99.                                 end
    100.                         
    101.                         WR_REG:
    102.                                 begin
    103.                                         state <= WAIT_WR_DONE;
    104.                                         case(cnt)
    105.                                                 0:write_byte(WR | STA, device_id);
    106.                                                 1:write_byte(WR, addr[15:8]);
    107.                                                 2:write_byte(WR, addr[7:0]);
    108.                                                 3:write_byte(WR | STO, wrdata);
    109.                                                 default:;
    110.                                         endcase
    111.                                 end
    112.                                                 
    113.                         WAIT_WR_DONE:
    114.                                 begin
    115.                                         Go <= 1'b0;
    116.                                         if(Trans_Done)begin
    117.                                                 ack <= ack | ack_o;
    118.                                                 case(cnt)
    119.                                                         0: begin cnt <= 1; state <= WR_REG;end
    120.                                                         1:
    121.                                                                 begin
    122.                                                                         state <= WR_REG;
    123.                                                                         //if(addr_mode)
    124.                                                                                 cnt <= 2;
    125.                                                                         //else
    126.                                                                                 //cnt <= 3;
    127.                                                                 end
    128.                                                                         
    129.                                                         2: begin
    130.                                                                         cnt <= 3;
    131.                                                                         state <= WR_REG;
    132.                                                                 end
    133.                                                         3:state <= WR_REG_DONE;
    134.                                                         default:state <= IDLE;
    135.                                                 endcase
    136.                                         end
    137.                                 end
    138.                                                                
    139.                         WR_REG_DONE:
    140.                                 begin
    141.                                         RW_Done <= 1'b1;
    142.                                         state <= IDLE;
    143.                                 end
    144.                                 
    145.                         RD_REG:
    146.                                 begin
    147.                                         state <= WAIT_RD_DONE;
    148.                                         case(cnt)
    149.                                                 0:write_byte(WR | STA, device_id);
    150.                                                 1:/*if(addr_mode)
    151.                                                                 write_byte(WR, addr[15:8]);
    152.                                                         else*/
    153.                                                                 write_byte(WR, addr[15:8]);
    154.                                                 2:write_byte(WR, addr[7:0]);
    155.                                                 3:write_byte(WR | STA, device_id | 8'd1);
    156.                                                 4:read_byte(RD | NACK | STO);
    157.                                                 default:;
    158.                                         endcase
    159.                                 end
    160.                                 
    161.                         WAIT_RD_DONE:
    162.                                 begin
    163.                                         Go <= 1'b0;
    164.                                         if(Trans_Done)begin
    165.                                                 if(cnt <= 3)
    166.                                                         ack <= ack | ack_o;
    167.                                                 case(cnt)
    168.                                                         0: begin cnt <= 1; state <= RD_REG;end
    169.                                                         1:
    170.                                                                 begin
    171.                                                                         state <= RD_REG;
    172.                                                                         //if(addr_mode)
    173.                                                                                 cnt <= 2;
    174.                                                                         //else
    175.                                                                         //        cnt <= 3;
    176.                                                                 end
    177.                                                                         
    178.                                                         2: begin
    179.                                                                         cnt <= 3;
    180.                                                                         state <= RD_REG;
    181.                                                                 end
    182.                                                         3:begin
    183.                                                                         cnt <= 4;
    184.                                                                         state <= RD_REG;
    185.                                                                 end
    186.                                                         4:state <= RD_REG_DONE;
    187.                                                         default:state <= IDLE;
    188.                                                 endcase
    189.                                         end
    190.                                 end
    191.                                 
    192.                         RD_REG_DONE:
    193.                                 begin
    194.                                         RW_Done <= 1'b1;
    195.                                         rddata <= Rx_DATA;
    196.                                         state <= IDLE;                                
    197.                                 end
    198.                         default:state <= IDLE;
    199.                 endcase
    200.         end
    201.         
    202.         task read_byte;
    203.                 input [5:0]Ctrl_Cmd;
    204.                 begin
    205.                         Cmd <= Ctrl_Cmd;
    206.                         Go <= 1'b1;
    207.                 end
    208.         endtask
    209.         
    210.         task write_byte;
    211.                 input [5:0]Ctrl_Cmd;
    212.                 input [7:0]Wr_Byte_Data;
    213.                 begin
    214.                         Cmd <=Ctrl_Cmd;
    215.                         Go <= 1'b1;
    216.                 end
    217.         endtask
    218.         
    219.         task write_byte;
    220.                 input [5:0]Ctrl_Cmd;
    221.                 input [7:0]Wr_Byte_Data;
    222.                 begin
    223.                         Cmd <= Ctrl_Cmd;
    224.                         Tx_DATA <= Wr_Byte_Data;
    225.                         Go <= 1'b1;
    226.                 end
    227.         endtask

    228. endmodule
    复制代码
    testbench  i2c_control_tb
    1. `timescale 1ns/1ns
    2. module i2c_control_tb;

    3.         reg Clk;
    4.         reg Rst_n;
    5.         
    6.         reg wrreg_req;
    7.         reg rdreg_req;
    8.         reg [15:0]addr;
    9. //        reg addr_mode;
    10.         reg [7:0]wrdata;
    11.         wire [7:0]rddata;
    12.         reg [7:0]device_id;
    13.         wire RW_Done;
    14.         
    15.         wire  ack;
    16.         wire i2c_sclk;
    17.         wire i2c_sdat;
    18.         
    19.         pullup PUP (i2c_sdat);

    20.         i2c_control i2c_control(
    21.                 .Clk(Clk),
    22.                 .Rst_n(Rst_n),
    23.                 .wrreg_req(wrreg_req),
    24.                 .rdreg_req(rdreg_req),
    25.                 .addr(addr),
    26. //                .addr_mode(addr_mode),
    27.                 .wrdata(wrdata),
    28.                 .rddata(rddata),
    29.                 .device_id(device_id),
    30.                 .RW_Done(RW_Done),
    31.                 .ack(ack),               
    32.                 .i2c_sclk(i2c_sclk),
    33.                 .i2c_sdat(i2c_sdat)
    34.         );
    35.         M24LC128 M24LC128(
    36.         //M24LC64 M24LC64(
    37.                 //.A0(0),
    38.                 //.A1(0),
    39.                 //.A2(0),
    40.                 //.WP(0),
    41.                 .SDA(i2c_sdat),
    42.                 .SCL(i2c_sclk),
    43.                 .RESET(~Rst_n)
    44.         );
    45.         
    46.         initial Clk = 1;
    47.         always #10 Clk = ~Clk;
    48.         
    49.         initial begin
    50.                 Rst_n = 0;
    51.                 rdreg_req = 0;
    52.                 wrreg_req = 0;
    53.                 #2001;
    54.                 Rst_n = 1;
    55.                 #2000;
    56.                
    57.                 write_one_byte(8'hA0,8'h0A,8'hd1);
    58.                 //#20000;
    59.                 write_one_byte(8'hA0,8'h0B,8'hd2);
    60.                 //#20000;
    61.                 write_one_byte(8'hA0,8'h0C,8'hd3);
    62.                 //#20000;
    63.                 write_one_byte(8'hA0,8'h0D,8'hd4);
    64.                 //#20000;
    65.                 write_one_byte(8'hA0,8'h0F,8'hd5);
    66.                 //#20000;
    67.                
    68.                 read_one_byte(8'hA0,8'h0A);
    69.                 //#20000;
    70.                 read_one_byte(8'hA0,8'h0B);
    71.                 //#20000;
    72.                 read_one_byte(8'hA0,8'h0C);
    73.                 //#20000;
    74.                 read_one_byte(8'hA0,8'h0D);
    75.                 //#20000;
    76.                 read_one_byte(8'hA0,8'h0F);
    77.                 //#20000;
    78.                 $stop;        
    79.         end
    80.         
    81.         task write_one_byte;
    82.                 input [7:0]id;
    83.                 input [7:0]mem_address;
    84.                 input [7:0]data;
    85.                 begin
    86.                         addr = {8'd0,mem_address};
    87.                         device_id = id;
    88. //                        addr_mode = 1;
    89.                         wrdata = data;
    90.                         wrreg_req = 1;
    91.                         #20;
    92.                         wrreg_req = 0;
    93.                         @(posedge RW_Done);
    94.                         #20000;        
    95.                 end
    96.         endtask
    97.         
    98.         task read_one_byte;
    99.                 input [7:0]id;
    100.                 input [7:0]mem_address;
    101.                 begin
    102.                         addr = {8'd0,mem_address};
    103.                         device_id = id;
    104. //                        addr_mode = 1;
    105.                         rdreg_req = 1;
    106.                         #20;
    107.                         rdreg_req = 0;
    108.                         @(posedge RW_Done);
    109.                         #20000;                        
    110.                 end
    111.         endtask

    112. endmodule
    复制代码







    DGU1176HP[1]HAYY)XS`_TE.png
    回复

    使用道具 举报

  • TA的每日心情
    难过
    2021-8-18 12:26
  • 1

    主题

    2

    帖子

    13

    积分

    新手入门

    Rank: 1

    积分
    13
     楼主| 发表于 2021-8-18 15:25:46 | 显示全部楼层
    本帖最后由 黄志津 于 2021-8-18 15:31 编辑

    把仿真模型又换了一下,还是不行,老哥们帮我看看吧
    仿真模型http://www.young-engineering.com/models/M24LC128.v

    仿真图.png
    回复 支持 反对

    使用道具 举报

    您需要登录后才可以回帖 登录 | 立即注册

    本版积分规则

    QQ|小黑屋|Archiver|芯路恒电子技术论坛 |鄂ICP备2021003648号

    GMT+8, 2024-6-21 02:58 , Processed in 0.114822 second(s), 34 queries .

    Powered by Discuz! X3.4

    © 2001-2017 Comsenz Inc. Template By 【未来科技】【 www.wekei.cn 】

    快速回复 返回顶部 返回列表