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【开发板使用】智多晶FPGA产品使用自助服务手册

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  • TA的每日心情
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    2021-2-24 10:16
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    发表于 2022-3-11 18:32:55 | 显示全部楼层 |阅读模式

    本帖作为合集贴,收录了本论坛上针对智多晶FPGA的相关软件,以及小梅哥FPGA(武汉芯路恒科技有限公司/武汉芯海无涯科技有限公司)基于智多晶SA5Z-30-D1-U213型SoC FPGA产品的相关使用资料。请大家收藏本帖链接,供后续使用时查询。本帖内容将会在有新内容发布时及时更新。

    目前我们基于智多晶的SA5Z-30-D1-U213芯片,有2个型号的邮票孔核心板以及对应的评估板。

    核心板型号 封装 可用用户IO 外部RAM 评估板名称详细资料
    AC601-SA5Z-30D1 154pin邮票孔136 可选的QSPI RAMAC201-SA5Z30D1 点此查看详细说明
    AC608-SA5Z-30D1  124pin邮票孔 113 1MB 16位SRAM AC208-SA5Z30D1 点此查看详细说明




    小梅哥的智多晶FPGA产品资料信息
            【产品介绍】国产FPGA核心板封装兼容小梅哥AC608核心板自带Cortex-M3硬核
            【产品资料】【智多晶FPGA-002】AC208-SA5Z-30-D1开发板资料
            【产品资料】【智多晶FPGA-003】AC201-SA5Z-30-D1开发板资料
            【智多晶FPGA-003】智多晶FPGA器件和开发软件已知需要注意的地方


    Verilog数字逻辑设计案例(不使用Cortex-M3 CPU)
            【智多晶FPGA-005】下载并安装智多晶FPGA开发软件HqFPGA
            【智多晶FPGA-006】安装XiST USB Cable下载器驱动
            【智多晶FPGA-010】烧写SA5Z系列SoC FPGA逻辑和CPU软件程序程序
            【智多晶FPGA-013】大幅提升FLASH中程序上电加载时间
            【智多晶FPGA-031】基于Verilog的4位流水灯实验
            【智多晶FPGA-032】使用Modelsim编译SA5Z系列器件库
            【智多晶FPGA-033】基于Modelsim仿真验证的流程
            【智多晶FPGA-034】IP调用之PLL(设置不同层级仿真
            【智多晶FPGA-035】IP调用之FIFO
            【智多晶FPGA-036】IP调用之ROM
            【智多晶FPGA-037】在线Debug(类比signaltap ILA)
            【智多晶FPGA-038】IP调用之RAM
            【智多晶FPGA-039】IP调用之DSP,乘/除法器
            【智多晶FPGA-040】运用 Vivado 综合并导出网表
            【智多晶FPGA-062】基于Verilog的数字钟uart_rtc8563_hex8
            【智多晶FPGA-063】基于Verilog实现TMDS编码的HDMI输出彩条图像实验
            【智多晶FPGA-064】基于Verilog的OV5640采集片上RAM缓存显示系统
            【智多晶FPGA-065】基于Verilog的OV5640采集片上DDR2缓存显示系统
            【智多晶FPGA-040】【开发流程】AD7606串口数据传输实验


    Cortex-M3硬核处理器开发和应用说明
            【智多晶FPGA-002】SA5Z SoC FPGA中M3硬核GPIO管脚复用功能说明
            【智多晶FPGA-011】使用DAPLink在MDK中调试M3硬核CPU程序
            【智多晶FPGA-012】DAP Link通信错误常见问题与解决方案
            【智多晶FPGA-041】基于串口的在线升级方案
            【智多晶FPGA-042】实验一按键中断控制LED灯
            【智多晶FPGA-043】实验二PLL锁相环实验
            【智多晶FPGA-044】实验三定时器中断实验
            【智多晶FPGA-045】实验四串口回环实验
            【智多晶FPGA-046】实验五SPI FLASH读写实验
            【智多晶FPGA-047】实验六外部SRAM实验
            【智多晶FPGA-048】实验七TFT LCD屏显示实验
            【智多晶FPGA-049】实验八触摸画板实验
            【智多晶FPGA-050】实验九 使用CPU实现对FPGA侧RAM数据读写
            【智多晶FPGA-051】实验十 在FPGA侧为CPU添加数码管自定义IP实验
            【智多晶FPGA-052】实验十一 基于W5500的以太网通信实验
            【智多晶FPGA-053】实验十二 板载PLL芯片MS5351原理与应用
            【智多晶FPGA-054】实验十三 基于AD7606的多通道简易示波器
            【智多晶FPGA-005】移植UCOSII到Cortex-M3处理器步骤详解




    如果您在评估和使用我们的产品过程中有任何疑问或者需要得到帮助的地方,可以直接点击左侧小梅哥头像下方的“QQ交谈”图标,和小梅哥联系咨询。
    untitled1.png


    更多本公司其他产品资料,请参看【资料合集】小梅哥所有FPGA开发板/扩展模块资料
    http://www.corecourse.cn/forum.php?mod=viewthread&tid=27978
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  • TA的每日心情
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    发表于 2022-4-26 17:04:53 | 显示全部楼层
    给梅哥添砖加瓦。
    MDK用起来实在是难受,在梅哥基础上改为Eclipse + GCC ,参考分享
    https://pan.baidu.com/s/17kWcOJwfMQzXlnHzJeALrg
    提取码:pkeu
    时间比较急改的不是很全,其中中断向量还需要补充入口,就和串口的方式一样。
    这个工程只将uCos 和环境配置好,其他还是要各位自己来。
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     楼主| 发表于 2022-3-11 20:04:06 | 显示全部楼层
    厂家软件支持的IP.png

    xist_led.rar (3.87 MB, 下载次数: 427)


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     楼主| 发表于 2022-3-11 23:57:27 | 显示全部楼层
    核心板管脚说明:
    【智多晶FPGA-002】AC208-SA5Z-30-D1开发板原理图PCB和引脚信息表
    http://www.corecourse.cn/forum.php?mod=viewthread&tid=28766
    (出处: 芯路恒电子技术论坛)

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    发表于 2022-4-26 17:09:32 | 显示全部楼层
    超超 发表于 2022-4-26 17:04
    给梅哥添砖加瓦。
    MDK用起来实在是难受,在梅哥基础上改为Eclipse + GCC ,参考分享
    https://pan.baidu.com/ ...

    vectors_DEVICE.c 中第91行和34行,Eclipse的配置主要就是两个一个GCC另一个就是make ,大家安装后选中就行
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     楼主| 发表于 2022-4-26 17:47:05 | 显示全部楼层
    超超 发表于 2022-4-26 17:09
    vectors_DEVICE.c 中第91行和34行,Eclipse的配置主要就是两个一个GCC另一个就是make ,大家安装后选中就 ...

    感谢感谢
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     楼主| 发表于 2022-4-29 10:47:27 | 显示全部楼层
    [C#] 纯文本查看 复制代码
    module serializer_10to1(
    	input  wire i_clk_hs,       // high-speed clock (5 x i_clk when using DDR)
    	input  wire i_rst_oserdes,  // reset from async reset (active high)
    	input  wire [9:0] i_data,   // input parallel data
    	output wire  sclk_t,
        output wire o_data_p,        // output serial data
    	output wire o_data_n          // output serial data
    );
    
    	wire eclkd;
    	defparam Inst3_CLKDIVC.DIV = "5.0" ;
        xsCLKDIV Inst3_CLKDIVC (
    		.RST(i_rst_oserdes), 
    		.CLKI(eclkd), 
    		.ALIGNWD(1'b0), 
    		.CDIV1(), 
    		.CDIVX(sclk_t)
    	);
    
    	xsECLKSYNC Inst2_ECLKSYNCA(
    		.ECLKI(i_clk_hs), 
    		.STOP(1'b1), 
    		.ECLKO(eclkd)
    	);
    
    	xsODDRSAX5 xsODDRSAX5_m0(
    		.Q    (o_data), 
    		.D0   (i_data[0]), 
    		.D1   (i_data[1]), 
    		.D2   (i_data[2]), 
    		.D3   (i_data[3]), 
    		.D4   (i_data[4]), 
    		.D5   (i_data[5]), 
    		.D6   (i_data[6]), 
    		.D7   (i_data[7]), 
    		.D8   (i_data[8]), 
    		.D9   (i_data[9]), 
    		.SCLK (sclk_t), 
    		.ECLK (eclkd), 
    		.RST(i_rst_oserdes)
    	);
    
    	xsIOBO_D datain_OUT (
    		.A  (o_data), 
    		.Z  (o_data_p), 
    		.ZN  (o_data_n)
    	)/* synthesis IO_TYPE="LVDS25" */;
       
    
    endmodule

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