芯路恒电子技术论坛

 找回密码
 立即注册
热搜: 合集
查看: 29663|回复: 6

【开发板使用】智多晶FPGA产品使用自助服务手册

[复制链接]
  • TA的每日心情
    慵懒
    2021-2-24 10:16
  • 425

    主题

    787

    帖子

    1万

    积分

    管理员

    Rank: 9Rank: 9Rank: 9

    积分
    15887
    QQ
    发表于 2022-3-11 18:32:55 | 显示全部楼层 |阅读模式

    本帖作为合集贴,收录了本论坛上针对智多晶FPGA的相关软件,以及小梅哥FPGA(武汉芯路恒科技有限公司/武汉芯海无涯科技有限公司)基于智多晶SA5Z-30-D1-U213和SA5Z-50-D0-7U324型SoC FPGA产品的相关使用资料。请大家收藏本帖链接,供后续使用时查询。本帖内容将会在有新内容发布时及时更新。

    目前我们有3个型号的邮票孔核心板以及对应的评估板。

    核心板型号 芯片型号 逻辑资源 封装 可用用户IO 外部RAM 评估板名称详细资料
    AC601-SA5Z-30D1 SA5Z-30-D1-8U213C 30K 154pin邮票孔136 可选的QSPI RAMAC201-SA5Z30D1 点此查看详细说明
    AC608-SA5Z-30D1 SA5Z-30-D1-8U213C 30K 124pin邮票孔 113 1MB 16位SRAM AC208-SA5Z30D1 点此查看详细说明
    AC601-SA5Z-50D0 SA5Z-50-D0-7U324C 50K 154pin邮票孔 136 512MB 16位DDR3 AC201-SA5Z50D0 点此查看详细说明


    image.png





    小梅哥的智多晶FPGA产品资料信息(共3款,请大家根据自己使用的型号查看对应链接)
            【AC208-SA5Z30D1】智多晶30K逻辑+M3硬核CPU+内部DDR2+外部SRAM FPGA核心板开发板用户手册
            【AC201-SA5Z30D1】智多晶30K逻辑+M3硬核CPU+内部DDR2 FPGA核心板开发板用户手册
            【AC201-SA5Z50D0】智多晶50K逻辑+M33硬核CPU+外部DDR3 FPGA核心板开发板用户手册

            【智多晶FPGA-003】智多晶FPGA器件和开发软件已知需要注意的地方


    Verilog数字逻辑设计案例(不使用Cortex-M3/M33 CPU)


    Cortex-M3/M33硬核处理器开发和应用说明
    回复

    使用道具 举报

  • TA的每日心情
    慵懒
    2021-12-25 14:29
  • 0

    主题

    2

    帖子

    13

    积分

    新手入门

    Rank: 1

    积分
    13
    发表于 2022-4-26 17:04:53 | 显示全部楼层
    给梅哥添砖加瓦。
    MDK用起来实在是难受,在梅哥基础上改为Eclipse + GCC ,参考分享
    https://pan.baidu.com/s/17kWcOJwfMQzXlnHzJeALrg
    提取码:pkeu
    时间比较急改的不是很全,其中中断向量还需要补充入口,就和串口的方式一样。
    这个工程只将uCos 和环境配置好,其他还是要各位自己来。
    回复 支持 1 反对 0

    使用道具 举报

  • TA的每日心情
    慵懒
    2021-2-24 10:16
  • 425

    主题

    787

    帖子

    1万

    积分

    管理员

    Rank: 9Rank: 9Rank: 9

    积分
    15887
    QQ
     楼主| 发表于 2022-3-11 20:04:06 | 显示全部楼层
    厂家软件支持的IP.png

    xist_led.rar (3.87 MB, 下载次数: 620)


    回复 支持 反对

    使用道具 举报

  • TA的每日心情
    慵懒
    2021-2-24 10:16
  • 425

    主题

    787

    帖子

    1万

    积分

    管理员

    Rank: 9Rank: 9Rank: 9

    积分
    15887
    QQ
     楼主| 发表于 2022-3-11 23:57:27 | 显示全部楼层
    核心板管脚说明:
    【智多晶FPGA-002】AC208-SA5Z-30-D1开发板原理图PCB和引脚信息表
    http://www.corecourse.cn/forum.php?mod=viewthread&tid=28766
    (出处: 芯路恒电子技术论坛)

    回复 支持 反对

    使用道具 举报

  • TA的每日心情
    慵懒
    2021-12-25 14:29
  • 0

    主题

    2

    帖子

    13

    积分

    新手入门

    Rank: 1

    积分
    13
    发表于 2022-4-26 17:09:32 | 显示全部楼层
    超超 发表于 2022-4-26 17:04
    给梅哥添砖加瓦。
    MDK用起来实在是难受,在梅哥基础上改为Eclipse + GCC ,参考分享
    https://pan.baidu.com/ ...

    vectors_DEVICE.c 中第91行和34行,Eclipse的配置主要就是两个一个GCC另一个就是make ,大家安装后选中就行
    回复 支持 反对

    使用道具 举报

  • TA的每日心情
    慵懒
    2021-2-24 10:16
  • 425

    主题

    787

    帖子

    1万

    积分

    管理员

    Rank: 9Rank: 9Rank: 9

    积分
    15887
    QQ
     楼主| 发表于 2022-4-26 17:47:05 | 显示全部楼层
    超超 发表于 2022-4-26 17:09
    vectors_DEVICE.c 中第91行和34行,Eclipse的配置主要就是两个一个GCC另一个就是make ,大家安装后选中就 ...

    感谢感谢
    回复 支持 反对

    使用道具 举报

  • TA的每日心情
    慵懒
    2021-2-24 10:16
  • 425

    主题

    787

    帖子

    1万

    积分

    管理员

    Rank: 9Rank: 9Rank: 9

    积分
    15887
    QQ
     楼主| 发表于 2022-4-29 10:47:27 | 显示全部楼层
    [C#] 纯文本查看 复制代码
    module serializer_10to1(
    	input  wire i_clk_hs,       // high-speed clock (5 x i_clk when using DDR)
    	input  wire i_rst_oserdes,  // reset from async reset (active high)
    	input  wire [9:0] i_data,   // input parallel data
    	output wire  sclk_t,
        output wire o_data_p,        // output serial data
    	output wire o_data_n          // output serial data
    );
    
    	wire eclkd;
    	defparam Inst3_CLKDIVC.DIV = "5.0" ;
        xsCLKDIV Inst3_CLKDIVC (
    		.RST(i_rst_oserdes), 
    		.CLKI(eclkd), 
    		.ALIGNWD(1'b0), 
    		.CDIV1(), 
    		.CDIVX(sclk_t)
    	);
    
    	xsECLKSYNC Inst2_ECLKSYNCA(
    		.ECLKI(i_clk_hs), 
    		.STOP(1'b1), 
    		.ECLKO(eclkd)
    	);
    
    	xsODDRSAX5 xsODDRSAX5_m0(
    		.Q    (o_data), 
    		.D0   (i_data[0]), 
    		.D1   (i_data[1]), 
    		.D2   (i_data[2]), 
    		.D3   (i_data[3]), 
    		.D4   (i_data[4]), 
    		.D5   (i_data[5]), 
    		.D6   (i_data[6]), 
    		.D7   (i_data[7]), 
    		.D8   (i_data[8]), 
    		.D9   (i_data[9]), 
    		.SCLK (sclk_t), 
    		.ECLK (eclkd), 
    		.RST(i_rst_oserdes)
    	);
    
    	xsIOBO_D datain_OUT (
    		.A  (o_data), 
    		.Z  (o_data_p), 
    		.ZN  (o_data_n)
    	)/* synthesis IO_TYPE="LVDS25" */;
       
    
    endmodule

    回复 支持 反对

    使用道具 举报

    您需要登录后才可以回帖 登录 | 立即注册

    本版积分规则

    QQ|小黑屋|Archiver|芯路恒电子技术论坛 |鄂ICP备2021003648号

    GMT+8, 2024-5-18 23:38 , Processed in 0.137638 second(s), 37 queries .

    Powered by Discuz! X3.4

    © 2001-2017 Comsenz Inc. Template By 【未来科技】【 www.wekei.cn 】

    快速回复 返回顶部 返回列表