【紫光同创】PDS软件中时钟管理单元PLL配置和使用

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9  PDS软件中时钟管理单元PLL配置和使用

PLL（Phase Locked Loop，即锁相环）是最常用的IP核之一，其性能强大，可以对输入到 FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整，从而输出期望时钟。
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