【说明】
ZYNQ系列器件，由于其本身结构的特殊性，分为了PL与PS两部分。为了使PL与PS之间的数据能够高效的传输，xilinx为器件结构引入了AXI总线。以ACZ702为例，其PS侧使用AXI3协议，通过GP、HP、ACP接口与PL侧进行数据交互。
而随着协议的更新换代，现在PL侧AXI相关IP核，大多使用AXI4协议，少部分使用AXI3协议。为了方便用户设计，实现PS与PL数据的高速互通，xilinx又提供了用于AXI主从设备间互联的IP核：AXI Interconnect 和AXI Smartconnect。这两个IP核能够自动对总线进行统一管理，完成协议间的转换（AXI3、AXI4、AXI4-Lite），通常这些IP核会在构建硬件系统时，由Vivado自动添加。
AXI4协议与AXI3协议整体结构上一样，仅在突发以及一些信号上存在差异，在基于ZYNQ器件的工程设计中，开发者往往接触的更多的是AXI4协议。所以本帖将以上述所说的内容为切入点，简单为大家介绍AXI4协议（AXI4-FULL）的结构、工作机理，并通过具体的代码以及波形数据分析，对原理作进一步论证。
AXI4协议介绍及波形分析文档：
AXI4协议介绍及波形分析.pdf
(4.74 MB, 下载次数: 266)
AXI4协议介绍及波形分析对应例程：
例程将在后续上传
官方参考文档：
IHI0022E_amba_axi_and_ace_protocol_spec.pdf
(1.94 MB, 下载次数: 128)
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发表于 2023-6-28 18:31:52