verilog代码仿真时部分信号或端口呈高阻态的原因及解决思路

ruoyuguize

    有同学在进行模块例化时遇到了一些问题，导致仿真时出现了高阻态等现象，这里对问题的原因和解决方法进行一些总结。
1. 隐式例化

原工程

例化工程

原工程和例化工程

    对于隐式例化，是按照模块声明时端口的顺序与外部信号进行匹配连接，位置要严格保持一致。

顺序不一致时出现信号错误

2. 显式例化

原工程

例化工程

原工程和例化工程

    对于显式例化，例化的模块端口与外部信号按照其名字进行连接，端口顺序不一定一致，但要保证端口名字与外部信号匹配。

3. 端口连接

    对于输入端口，可以连接 wire 或 reg 型变量。

    对于输出端口，必须连接 wire 型变量。

    对于输入输出端口，必须连接 wire 型变量。

4. 端口悬空

    output 端口可以悬空时，甚至可以在例化时将其删除。input 端口悬空时，逻辑功能表现为高阻状态。但是，例化时一般不能将悬空的 input 端口删除，否则编译会报错或者告警，一般来说，建议 input 端口不要做悬空处理，一般给定初始常量。

5. 位宽匹配

    当例化端口与连接信号位宽不匹配时，端口会通过无符号数的右对齐或截断方式进行匹配。